Арифметическое устройство для процессора быстрого преобразования фурье

 

Изобретение относится к вычислительной технике, в частности к технике цифровой обработки каналов, и может быть использовано в устройствах спектрального анализа. Цель изобретения - повьшение точности. Поставленная цель достигается за счет того, что в состав устройства входят регистры 1-4, блоки элементов И 5-8, сумматоры-вычитатели 9,10, блоки сумматоров 11,12, коммутатор 13, блоки элементов ИЛИ 14-17, элемент НЕ 18, блоки элементов И 19-22, сумматор-вычитатель 23, блоки сумматоров 24, 25, коммутатор 26, сумматорвычитатель 27, выходы результатов- 28-31, входы синхронизации и задания режима 32-36. 2 ил. д i 29 & (Л со 05 со to 4; ел 33dff 35

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1363245 (51) 4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ . СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4130585/24-24 (22) 30.06.86 (46) 30.12.87. Бюл. 11 - 48 (71) Ленинградский институт точной механики и оптики (72) Г. А. Кухарев, В. С. Скорняков и Н. Д. Новоселов (53) .681.32(088.8) (56) Авторское свидетельство СССР

11 1124323, кл. G 06 F 15/332, 1983.

Авторское свидетельство СССР

11 1185350, кл. G 06 F 15/332, 1985. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ

ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ

ФУРЬЕ (57) Изобретение относится к вычислительной технике, в частности к технике цифровой обработки каналов, и может быть использовано в устройствах спектрального анализа. Цель изобретения — повышение точности.

Поставленная цель достигается за счет того, что в состав устройства входят регистры 1-4, блоки элементов

И 5-8, сумматоры-вычитатели9,10, блоки сумматоров 11,12, коммутатор 13 блоки элементов ИЛИ 14-17, элемент

HE 18, блоки элементов И 19-22, сумматор-вычитатель 23, блоки сумматоров 24, 25, коммутатор 26, сумматор вычитатель 27, выходы результатов28-31, входы синхронизации и задания режима 32-36. 2 ил.

30 (2) 1 13

Изобретение относится к вычислительной технике, в частности к цифровой обработке сигналов, и может быть использовано в устройствах спектрального анализа.

Цель изобретения — повышение точности вычислений °

На фиг. 1 представлена функциональная схема арифметического устройства для процессора быстрого преобра" зования Фурье (БПФ); на фиг. 2 функциональная схема блока сумматоров.

Устройство содержит регистры 1

4, блоки 5 — 8 элементов И, сумматор-вычитатель 9, сумматор-вычитатель 10, блоки ll и 12 сумматоров, к->ммутатор 13, блоки 14 — 17 элементов ИЛИ, элемент НЕ 18, -блоки 19

22 элементов И, сумматор-вычитатель

23, блоки 24 и 25 сумматоров, коммутатор 26, сумматор-вычитатель 27, выходы 28 — 3! результатов устройства, входы 32 — 36 синхронизации и задания режима.

Блок сумматоров (фиг. 2) содержит вход 37, сумматоры 38 — 41 и выход 42

Устройство работает следующим образом.

При выполнении прямого БПФ на вход 36 арифметического устройства подается положительный потенциал, который поступает на блоки 5 — 8 элементов И, открывая" последние для передачи из регистров 1 — 4 операндов в канал выполнения прямого преобразования; блоки 19 — 22 элементов И блокируются. При этом вещественные части Re(X) и Re(Y) первого и второго операндов поступают с регистров 1 и 3 соответственно, а мнимые Етп(Х) и Im(Y) — с регистров 2 и 4 устройства через блоки 5 — 8 элементов И на вход сумматора-вычитателя 9, который выполняет операции

Re(X ) = Re(X) + Re(Y)

Im(X ) = Im(X) + Im(Y) J

Re (Y ) = Re (X) — Re (Y) 1

Im(Y ) = Im(X) — Im(Y) I

С первого выхода сумматора-вычитателя 9 результат Re(X) поступает на вход блока 14 элементов ИЛИ, а с него — на выход 28 устройства; результат Im(X ) с второго выхода сумматора-вычитателя 9 поступает на

63245 7 вход блока 15 элементов ИЛИ, а с него — на выход 29 устройства, Все дальнейшие арифметические операции в устройстве выполняются в

6 зависимости от управляющих потенциалов на входах 32-35, определяющих результаты этих операций.

При подаче разрешающего потенциала на вход 32 этот потенциал поступает на первый вход коммутатора 13 и разрешает выдачу результата (2) с выходов сумматора-вычитателя 9 непо15 средственно на информационные входы блоков 16 и 17 элементов ИЛИ, а с них — на выход 30 устройства (вещественная часть (2)) и выход 31 устройства (мнимая часть (2) ..

При подаче управляющего потенциала на управляющий вход 33 результат (1), как и ранее, поступает на выходы 28 и 29 устройства, а над результатом (2), поступающим в сумматорвычитатель 10, блоки ll, 12 сумматоров выполняют операции:

112

Re(Y ) = ---tRe(Y ) + Im(Y )j (2а)

1Г2

Im(Y .) = ---fIm(Y ) — Re (Y )), (26) .результат которых с выхода блоков

ll, 12 сумматоров поступает на инЗ5 формационные входы коммутатора 13, на управляющем входе которого установлен разрешающий передачу результата (2) потенциал с управляющего входа 33.

40 Результат (2а) с выхода коммутатора

13 поступает на вход блока 16 элементов ИЛИ, а результат (26), пройдя коммутатор 11, по цепи 4-й вход2-й выход поступает в блок 14 эле45 ментов ИЛИ. Далее результаты (2а) и (26) поступают на выходы 30 и 31 устройства.

Управляющему потенциалу на входе

34 соответствуют операции (1) и (2), выполняемые по описанному выше способу, а вместо операций (2) — операции:

Re(Y ) = Im(Y ) (За)

Im(Y ) = -RE(Y ) (36) Результат (За) поступает с 1-го выхода коммутатора 13 в блок 16 эле1363245 ментов ИЛИ и далее — на выход 30 устройства. Результат (Зб) проходит коммутатор 13 по цепи 1-й на вход—

2-й выход и далее — через блок 17 элементов ИЛИ вЂ” на выход 31 устройства.

Управляющему потенциалу на входе

35 арифметического устройства также соответствуют вычисления по формулам (1) и (2) и, кроме того, две новые операции: 2

Re (Y ) = — — (Im(Y ) — Re (Y )1 ,Г2 (4)

Im(Y ) = — ---(Re(Y ) + Im(Y )), которые реализуются сумматором-вычитателем 10, блоками 11 и 12 сумматоров и коммутатором 13, с выхода которого результаты поступают на блоки 16 и 17 элементов ИЛИ, а с них — на выходы 30 и 31 устройства.

Операции (1) - (4) определяют весь необходимый набор различных "бабочек", для реализации которых в процедуре БПФ поворачивающие множители

6 . Г2 имеют вид: 1, (1-j), — — (-1-j-j).

При выполнении обратного преобразования на входе 36 управляющий потенциал меняет ся на противоположный, при этом блоки 5-8 блокируются, а

19-22 И открываются для передачи из регистров 1-4 операндов в канал выполнения обратного БПФ. На выходе арифметического устройства формируется результат по цепи: сумматор-вычитатель 23 — блоки 24, 25 сумматоров, Г2 осуществляющие умножение на— коммутатор 26 — сумматор-вычитатель

27 — блоки 14-17 элементов ИЛИ вЂ” выходы 28-31, Блок сумматоров работает следующим образом.

Входной операнд Х разрядностью N поступает на вход сумматора 38, на другой вход этого сумматора поступает значение операнда Х, сдвинутое на два разряда вправо, т,е, 0,25Х; с выхода сумматора значение суммы

1,25Х, сдвинутое на три разряда вправо, т.е, 0,15625Х, поступает на вход сумматора 40. Параллельно со сложением в сумматоре 38 выполняется сложение в сумматоре 39. На вход сумматора 39 приходит значение вход5 с выхода сумматора 39 без сдвига поступает на вход сумматора 40., С выхода сумматора 40 значение суммы (1,5X+0, 15625X) = 1, 65625Х, сдвинутое на три разряда вправо, т,е.

0,20713125Х, поступает на один вход сумматора 41, на другой его вход по— ступает значение 0,5Х, На выходе блока сумматоров получается значение

0,70713125Х, что соответствует умно жению входного операнда Х на констан42 ту — — с соответствующей точностью.

В блоке сумматоров реализуется Г2 функция Х вЂ” — согласно следующему

-э выражению: Х(2 +2 +2 +? +2 )

=Х 2 +Х 2 (2 (2 +2 ) + 2 (2 +2 )).

Точность представления значения конl2 станты — — = 0,70710675 в данной ин25 2 терпретации соответствует 2 (g а 2 (0,70713125). Этого достаточно при фиксированном формате в 8, 12 и даже 16 разрядов, если к тому же учесть, что умножение осуществляется на константу 1, 20

55 ного операнда Х, а на другой его вход поступает значение Х, сдвинутое на один разряд вправо, т.е. 0,5Х, и

Формула изобретения

1. Арифметическое устройство для процессора быстрого преобразования

Фурье, содержащее элемент НЕ, четыре регистра, восемь блоков элементов И, два сумматора-вычитателя, два коммутатора и четыре блока элементов ИЛИ, причем информационные входы первого и второго регистров являются входами соответственно реальной и мнимой частей первого операнда устройства, входами реальной и мнимой частей второго операнда-которого являются информационные входы соответственно третьего и четвертого регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены третий и четвертый сумматоры-вычитатели и четыре блока сумматоров, причем выход 1-го (i = 1,4) регистра подключен к первым входам i-ro и (i+4)-го блоков элементов И, выходы первого и второго блоков элементов И подключены соответственно к первому и второму входам первого сумматора-вычитателя, 3245

5 136 выходы суммы реальной и мнимой частей которого подключены к первым входам соответственно первого и второго блоков элементов ИЛИ, выходы которых являются выходами соответственно реальной и мнимой частей первого результата устройства, выходами реальной и мнимой частей второго результата которого являются выводы соответственно третьего и четвертого блоков элементов ИЛИ, первые входы которых подключены к вы- . ходам разности соответственно реальной и мнимой частей первого сумматора-вычитателя, третий и четвертый входы которого подключены соответственно к первому и второму выходам первого коммутатора, первый и второй информационные входы которого соединены соответственно с первым и вторым входами второго сумматоравычитателя и подключены к выходам соответственно третьего и четвертого блоков элементов И, вторые входы которых соединены с вторыми входами первого и второго блоков элементов И и подключены к выводу элемента НЕ, вход которого соединен с вторыми входами пятого, шестого, седьмого и восьмого элементов И и является входом синхронизации устройства, входом задания режима которого являются соединенные между собой управляющие входы первого и второго коммутаторов, суммирующий и вычитающий выходы второго сумматора-вычитателя подключены к входам соответственно первого и второго блоков сумматоров, выходы которых подключены соответственно к третьему и четвертому информационным входам первого коммутатора, выходы пятого, шестого, седьмого и восьмо"

ro блоков элементов И подключены соответственно к первому, второму, третьему и четвертому входам третьего сумматора-вычитателя, выходы суммы реальной и мнимой частей которого подключены к вторым входам соответ5 ственно первого и второго блоков элементов ИЛИ, выходы разности реальной и мнимой частей третьего сумматора-вычитателя подключены соответ 0,ственно к первому и второму информационным входам второго коммутатора и соответственно первому и второму входам четвертого сумматора-вычитателя, суммирующий и вычитающий выходы которого подключены к входам соответственно третьего и четвертого блоков сумматоров, выходы которых подключены соответственно к третьему и четвертому информационным вхо20 дам второго коммутатора, первый и второй выходы которого подключены к вторым входам соответственно.

2, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок сумматоров содержит четыре сумматора, причем выход j-го (j=4, р, р — разрядность обрабатываемых чисел) разряда первого сумматора подключен к

30 входу (j-3)-ro разряда первой группы второго сумматора, выход j-ro разряда которorо подключен к входу (j-3)-го разряда первой группы третьего сумматора, выход которого является выходом блока, входом которого являются

З5 соединяемые между собой входы 1-х (1 = 1, р) разрядов первых групп первого и четвертого сумматоров, вход К-го (K = 3, р) разряда второй группы первого сумматора и входы

m-x (m = 2, р) разрядов второй группы третьего и четвертого сумматоров, выход 1-го разряда четвертого сумматора подключен к входу 1-ro разряда второй группы второго сумматора.

Составитель Ю. Ланцов

Редактор А. Маковская Техред g,Äääö Корректор О. Кравцова

Заказ 6364/42 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое поепприятие, r. Ужгород, ул. Проектная, 4