Матричное устройство для вычисления свертки

 

Изобретение относится к вычислительной технике и может быть ис пользовано в специализированных вычислительных машинах и устройствах обработки данных. Целью изобретения является повьшение быстродействия. Устройство содержит матрицу операционных блоков (ОБ), каждьй из которых содержит три регистра, умножитель и сумматор. Поставленная цель достигается за счет организации рациональной структуры связей между ОБ, что позволяет осуществлять параллельную свертку входных последовательностей. 2 ил.

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИН (51)4 С 06 F 15 347

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4154630/24-24 (22) 01. 12.86 (46) 07.06.88. Бюл. М- 21 (72) В.П.Якуш, С.Г.Седухин, В.А.Мищенко и Л.Б.Явгуль (53) 681.32 (088.8) (56) Европейский патент У 0085520, кл. G 06 F 15/347, опублик. 10.08.83.

Kung N.Т. Why systolic architectuгев7 — Computer, 1982, Р 1, р.42, fig.8. (54) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СВЕРТКИ,.SU„„401477 А 1 (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных. Целью изобретения является повышение быстродействия.

Устройство содержит матрицу операционных блоков (ОБ), каждый из которых содержит три регистра, умножитель и сумматор. Поставленная цель достчгается за счет организации рациональной структуры связей между ОБ, что позволяет осуществлять параллельную свертку входных последовательностей.

2 ил.

1401477

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных.

Целью изобретения является повышение быстродействия.

На фиг.1 представлена функциональная схема устройства для случая 1=5 и п71 на фиг.2 — функциональная схема процессорного элемента операционного блока.

Устройство для вычисления свертки (фиг.1) для 1=5 и п=7 содержит первую 1„,...,1, вторую 2.. .2„ и третью 3„,,...,3., группы информационных входов,,синхровход 4,операционных блоков (ОБ) 5 1„,...,57 (1

=1,7, i ь j j-i 4 4), выходы 6,,..., 6 устройства.

ОБ 5 (фиг.2) содержит первый 7, второй 8 и третий 9 информационные входы, регистры 10-12, умножитель 13, сумматор 14, первый 15, второй 16 и третий 17 выходы.

В основу работы устройства положен алгоритм вычисления свертки, который задается реккурентныьи соотношениями для у — О

15

25

30 (К} (k 1} +1 1

У1 =У 1 где 1 4 1 с п шах(1 1 1+ l ) (K с 1

Устройство работает следующим образом.

В исходном состоянии регистры 1012 (фиг.2) ОБ 5 устанавливаются в нулевое состояние (не показано).

На информаци о нные входы устройства 40

l 1, 1, 1 и 1 (фиг. 1) постоянно подаются соответственно элементы

9 Й а Ь а Ф 9 5

На информационные входы 2,,...,2 устройства постоянно подаются нуле- 45 вые значения у,,...,у . На информационные вхоцы 3. а а а а а 3 7 устройства подаются соответственно элементы х, 1

47 ...,х„, где х; - элемент вектора х(ш п) э "; 2(1 ")+(m+1) номер ™к 50

TRs

Рассмотрим работу усгройства при вычислении свертки для входного вектора х (1,7).

На нулевом такте на первьй, второй и третий входы ОБ 5„подаются соответственно элемент ы1, нулевой сиг нал У,=О и элемент х, (фиг.1) . При этом в ОБ 5,„на выходе умножителя.13 формируется значение ы, х „которое подается на сумматор 14, на второй вход которого подается значение у, =0 (фиг.2). На выходе сумматора 14 формируется значение у "} =y < }+

1 1

+ (d1 Х,.

На первом такте на первый, второй и третий входы ОБ 5, подаются соответственно элемент 1, нулевой сигнал у =О и элемент х1, На выходе сумматора 14 ОБ 5 формируется значеHHå у" =у" + х .

На втором такте на первый, второй и третий входы ОБ 5„подаются соответственно элемент м>, нулевой сигнал у =О,и элемент х„. На выходе сумматора 14 ОБ 5, формируется значение у, =у > + м х,. В ОБ 5 на первый, второй и третий входы подаются соответственно элемент и1, значение

y< } и х < } . На выходе сумматора 14

ОБ 5 формируется значение у (1}" — + ш„х .

На третьем такте в ОБ 5„ формируется значение у 4 =у + vq х1, в (1I I e}

ОБ 5 — значение у" =у } + ы х1.

На четвертом такте в ОБ 51< формируется значение у =у + ы х в ОБ 5 1 — значение у Ф =y 9 + 05зх1 9 в ОБ 5 — у =у + 4} х а .Анало-

3 g 3 1 3 гичным образом формируются остальные значения элементов у- выходного век1 тора у (1,7) . При этом на выходах ь 1,...,6„устройства формируются соотвественно элементы у,,...,у

41 (7 где у; — элемент вектора y(m, n), t =2(i-1)+(m-1) — номер такта.

Устройство осуществляет вычисление свертки для входного вектора х(п)=х„,...,х„ за время Т(п)=2п-1 тактов с периодом обработки нового потока данных, равным единице.

Формула изобретения

Матричное устройство для вычисления свертки, содержащее 1 опера,ционных блоков (1 — длина импульсной характеристики), содержащих три регистра, умножитель и сумматор, причем первый, второй и третий информационные входы операционного блока подключены соответственно к информационным входам регистров с первого по третин, выход первого регистра подключен к первому выходу операционного блока и к первому входу умножителя, выход которого подключен к первому

1401477 входу сумматора, второй вход и выход которого подключены соответственно к выходу второго регистра и второму выходу операционного блока, выход третьего регистра подключен к второму входу умножителя и третьему выходу операционного блока, синхровход операционного блока подключен к синхровходам регистров с первого по третий, отличающееся тем, что, с целью повьпцения быстродействия, в него введены дополнительно

1(n-(1+1)/2)операционных блоков, где

n — размерность входного вектора, причем первый информационный вход

1j-го операционного блоха (j=1,1) подключен к j ìó информационному входу первой группы устройства, второй информационный вход 1j ãî операционного блока подключен к j-му информационному входу второй группы устройства, второй информационный вход (i 1+i-1)го операционного блока подключен к (1+i-1)-му информационному входу второй группы устройства, (i=2n — 1+1, п 7

) 1), третий информационный вход (K K)-го операционного блока подключен к К-му информационному входу третьей группы устройства (К=1,п), синхровход устройства подключен к синхровходам операционных блоков, первый выход m-го операционного блока

j диагонали подключен к первому информационному входу тп+1-го операционного блока j-й диагонали, (тп=1, n-j) второй выход Pq-го операционного блока подключен к второмуинформационному входу (Р+1 ц)-го операционного блока, (P=i,ï-1,q=2,ï, р < q, р-q < <1-1), третий выход Pr-ro операционного блока подключен к третьему информационному входу (Р r+1)-ro операционного блока (r=1,п-1, P < г, гР 1-2), второй выход (К,К)-го операционного блока подключен к К-му выходу группы устройства.

1401477

Составитель М.Силин

Техред N.Õîäàêè÷

Редактор Н.Лазаренко

Корректор Л.Пилипенко

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР

1 по делам изобретений и открытий

113035, Москва, Ж-35„ Раушская наб., д. 4/5

Заказ 2786/48

Производственно-полиграфическое предприятие, г. Ужгород, у», Проектная, 4