Устройство определения конца блока циклического кода

 

Изобретение относится к электросвязи , м.б. использовано в устр-вах циклового фазирования систем передачи данных, применяющих полные или укороченные циклические коды. Цель изобретения - уменьшение вероятности ложного определения конца блока циклического кода. Устройство содержит приемный регистр 1, состоящий из ячеек памяти 2 по числу бит в кодовом блоке, сдвигающий регистр 3 с обратными связями, состоящий из ячеек памяти 4 по числу проверочных разрядов кода и сумматоров 5 по модулю два по числу, определяемому числом обратных связей и связей с выходом приемного регистра 1, элемент ИЛИ 6, инвертор 7, Для достижения цели в устройство введены блок памяти 8, дополнительный элемент ИЛИ 9, элемент задержки 10, счетчики 11, 12 и пороговый блок 13. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 407428 (21) 4162700/24-09 (22) 15.12.86 (46) 07.06.88. Бюл. № 21 (72) В. Б. Слепаков (53) 621.394.662 (088.8) (56) Авторское свидетельство СССР № 407428, кл. Н 04 7/04, 1971. (54) УСТРОЙСТВО ОПРЕДЕЛЕНИЯ КОНЦА БЛОКА ЦИКЛИЧЕСКОГО КОДА (57) Изобретение относится к электросвязи, м.б. использовано в устр-вах циклового фазирования систем передачи данных, применяющих полные или укороченные циклические коды. Цель изобретения — уменьÄÄSUÄÄ 1401631 А2 шение вероятности ложного определения конца блока циклического кода. Устройство содержит приемный регистр 1, состоящий из ячеек памяти 2 по числу бит в кодовом блоке, сдвигающий регистр 3 с обратными связями, состоящий из ячеек памяти

4 по числу проверочных разрядов кода и сумматоров 5 по модулю два по числу, определяемому числом обратных связей и связей с выходом приемного регистра 1, элемент ИЛИ 6, инвертор 7, Для достижения цели в устройство введены блок памяти 8, дополнительный элемент ИЛИ 9, элемент задержки 10, счетчики 11, 12 и пороговый блок 13. 1 ил.

1401631

Формула изобретения

В г! ИИП И :1аказ 254 П56 Тираж 660 Подписное

Г!роизяодстасино-пояиграфичег кос предприятие, г. Ужгород, угк Проектная, 4

Изобретение относится к электросвязи, может быть использовано в устройствах циклового фазирования систем передачи данных, применяюших полные или укороченные циклические коды и является усовершенствованием устройства Но авт. св. № 407428.

Цель изобретения — уменьшение вероятности ложного определения конца блока циклического кода.

На чертеже представлена структурная 1О электрическая схема устройства определения конца блока цкилического кода.

Устройство определения конца блока циклического кода содержит приемный регистр

1, состояший из ячеек 2 памяти по числу бит в кодовом блоке, сдвигающий регистр 3 с обратными связями, состоящий из ячеек 4 памяти по числу проверочных разрядов кода и сумматоров 5 по модулю два по числу, определяемому числом обратных связей и связей с выходом приемного ре- 20 гистра 1, элемент ИЛИ 6, инвертор 7, блок

8 памяти, дополнительный элемент ИЛИ 9, элемент 10 задержки, первый 11 и второй 12 счетчики и пороговый блок 13.

Устройство работает следующим образом.

Сопровождаемый тактовым импульсом (ТИ) очередной бит (разряд) поступает в приемный регистр 1 и в сдвигающий регистр 3. В этом такте в сдвигающем регистре

3 производится сдвиг хранящегося в ячейках

4 памяти сдвигаюшего регистра 3 остатка от деления последовательности, находящейся в ячейках 2 памяти приемного регистра 1, добавление в сдвигающий регистр 3 принятого разряда и деление (за счет обратных связей) на образующий многочлен. В этом же такте в приемном регистре 1 производится сдвиг, стирание первого слева разряда и вычитание из сдвигаюшего регистра

3 (за счет связей с выходом приемного регистра ) остатка от деления стираемого разряда, имеющего в двоичном коде значе- 40 ние «О» или «1», на образующий многочлен.

Таким образом, в сдвигаюшем регистре

3 получается остаток от деления нового содержимого приемного регистра на образующий многочлен.

На выходе инвертора 7 сигнал появляется только при нулевом синдроме, т.е. при нулевом содержимом всех ячеек 4 памяти сдвигающего регистра 3. В противном случае сигнал присутствует на выходе элемента ИЛИ 6.

Поступление очередного разряда отсчитывается во втором счетчике 12, емкость которого равна числу бит в кодовом блоке и содержимое которого указывает номер (по отношению к установленному положению распределителя приемника) анализируемого в данный момент бита. Этот номер поступает в блок 8 памяти. Если на данном бите синдром не нулевой, соответствующая номеру данного бита область памяти блока 8 обнуляется. Если же на данном бите синдром нулевой, содержимое соответствующей номеру данного бита области памяти блока 8 считывается в первый счетчик 11, в который с задержкой на время считывания, создаваемой элементом 10 задержки, добавляется единица. При содержимом первого счетчика 11 меньше установленного порога оно по сигналу с второго выхода порогового блока 13 вновь записывается в блок 8 памяти. Таким образом, в последнем для каждого номера бита хранятся сведения о том, в скольких принятых подряд блоках на бите с данным номером фиксировался нулевой синдром.

Как только при очередном сигнале с выхода инвертора 7 содержимое первого счетчика ll достигнет порога, сигнал с первого выхода порогового блока 13 укажет на определение с заданной достоверностью конца блока. По этому сигналу обнуляется блок

8 памяти и устанавливаются в исходное состояние второй счетчик 12 через дополнительный элемент ИЛИ 9, через который второй счетчик 12 устанавливается в исходное состояние при переполнении, и распределитель приемника.

Устройство определения конца блока циклического кода по авт. св. № 407428, отличаюи4ееся тем, что, с целью уменьшения вероятности ложного определения конца блока циклического кода, введены элемент задержки и последовательно соединенные блок памяти, первый счетчик, пороговый блок, дополнительный элемент ИЛИ и второй счетчик, при этом выход инвертора подключен к входу считывания блока памяти и к входу элемента задержки, выход которого подключен к счетному входу первого счетчика, информационный выход которого подключен к соответствуюшему входу блока памяти, к входам обнуления ячейки общего обнуления, записи и к адресному входу которого подключены соответственно выход элемента ИЛИ, первый и второй выходы порогового блока и выход второго счетчика, выход переполнения которого подключен к другому входу дополнительного элемента ИЛИ, причем счетный вход второго счетчика объединен с тактовыми входами приемного регистра и сдвигаюшего регистра с обратными связями и является входом тактовых импульсов устройства.