Устройство для умножения матриц

 

Изобретение относится к вычисли тельной технике и может быть использовано для операций над матрицами. Целью изобретения является повьшение быстродействия. Устройство содержит регистры 1-4, блоки 5-8 памяти,, регистры 9-12, сумматоры 13-16,.регистры 17-20, блок 21 управления. В устройстве осуществляется одновременное вычисление всех элементов результирукяцей матрицы. „ 3 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 06 F 15/347 вековал

О ИСАНИЕ ИЗОБРЕТЕНИЯ

И А BTOPCHOIVIV СВИДЕТЕЛЬСТВУ

gg д ъех

„Ц

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Ф (21) 4187207/24-24 (22) 23.01.87 (46) 23.08.88-. Бюп. В 31 (75) И.И.Обод (53) 681.325 (088.8) (56) Авторское свидетельство СССР

9 1236500, кл. G 06 F .15/347, 1984, Авторское свидетельство СССР

9 647687, кл. G 06 F 15/347, 1976. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ

ÄÄSUÄÄ 1418749 А1 (57) Изобретение относится к вычисли тельной технике и может быть использовано для операций над матрицами.

Целью изобретения является повышение быстродействия. Устройство содержит регистры 1-4, блоки 5-8 памяти,, регистры 9-,12, сумматоры 13-1б,.регистры 17-20, блок 21 управления. В устройстве осуществляется одновременное вычисление всех элементов результирующей матрицы..3 ил.

1418749

Изобретение относится к вычислительной технике и может быгь использовано для операций над матрицами.

Целью изобретения является повы5 шение. быстродействия.

На фиг.1 представлена функциональная схема устройства; на фиг.2функциональная схема блока управле. ния, на фиг.3 — временная диаграмма работы блока управления.

Устройство содержит регистры 1-4, блоки 5-8 памяти, регистры 9-12, оум= маторы 13-16, регистры 17-20 и блок

:21 управления, элемент И 22, схему

23 сравнения, триггер 24, генератор 25 импульсов, счетчик 26, схему 27 сравнения, элемент И 28, входы 29.1—

29.4 элементов первой матрицы, входы

30.1-30,4 элементов второй матрицы устройства, выходы.31.1-31.4 устройства.

Устройство работает следующим об=;разом.

Регистры 9-12 работают в режиме параллельной записи информации. Регистры 17-20 также работают в режиме параллельной записи информации. Регистры 1-4 работают и в режиме параллельной записи информации и в режиме последовательного сдвига информации.

Устройство производит умножение двух матриц 2 2. Начнем рассмотрение процесса работы устройства в момент приема очередных значений элементов матриц. В. этом случае на третьем выходе блока 21 управления имеется высокий потенциал (фиг,Зб),, разрешаю.= щий работу регистров 1-4 в режиме параллельной записи информации. По ю10 импульсу с четвертого выхода блока 21 ь т(фиг.Зв) производится запись элемен гов матрицы А в регистры 1-4. При этом в регистр 1 записывается элемен" а11, в, регистр 2 — элемент:.а12, в

9 e Э регистр 3 — элемент а21, в регистр

4 — элемент а22. В регистры 9-12 записываются элементьг-матрицы В. При этом в младшие разряды регистров 9 и 11 записывается элемент,;Ь21, а в старшие — элемент b11 в старшие разряды регистров 10 и 12 — элемент

b12 а в младшие — элемент Ь22, Регистры 17-20 по этому импульсу обнуляются.

После приема элементов матриц А и В вырабатывается высокий потенциал на втором выходе блока 21 (фиг.Зг), что разрешает работу регистров 1-4 в режиме последовательного сдвига информации, По импульсам с первого выхода устройства 2 1 управления (фиг.Зд) начинается сдвиг информации в сторону старших разрядов.- В эти блоки

5-8 памяти предварительно записан в ячейки памяти результат умножения кода адреса этих ячеек памяти. В результате этого на выходе блоков памяти всегда получается результат перемножения входных кодов. Так как элементы матрицы А поступают поразрядно, то для получения результата.перемножения матриц необходимо осуществить накопление результатов поразрядного перемножения. Это накопление осуществляется в накопительных сумматорах, выполненных на сумматоре и регистре.Кроме того, при накоплении осуществляется перемножение предыдущего результата в процессе накопления на два„ Это осуществляется тем, что вы« ходы с регистров поступают на первые входы сумматоров со сдвигом на один разряд в сторону старших. Этим и осуществлено умножение на два. Запись информации в регистры 17-20 осуществояется по заднему фронту импульса с первого выхода устройства 21 управления (фиг.Зд), Таким образом, на выходе регистра 17 в конце вычислений получается элемент матрицы С:с11=.

=а11 Ь11+а12,Ь12„ на выходе регистра

18 — с12=а11 Ь12+а12.Ь12 и т.д. Для наглядности распишем содержание ячеек памяти блока 5 памяти s зависимости от входных разрядов регистров 1 и 2!

Выход Выход Содержимое регист- регист- блока 5 ра 1 ра 2 памяти

0 0 0

1 0 .Ь11

0 1 b21

1 1 Ь11+b21

В дальнейшем работа устройства аналогична

Устройство 2 1 управления работает следующим образом.

Генератор 25 вырабатывает последовательность выходных импульсов (фиг,3a). Счетчик 26 ведет подсчет этих импульсов. Устройство 23 сравнения имеет код сравнения на один младший разряд меньший чем код сравнения устройства 27, Таким образом, первым срабатывает устройство 23, которое переключает триггер 24 в нулевое со-

3 1418 стояние (фиг.Зб). Затем срабатывает устройство 27, которое возвращает триггер в единичное состояние (фиг.Зг). В момент нахождения тригге

5 ра в нулевом состоянии один импульс проходит через элемент 28 (фиг.Зв) .

В момент нахождения триггера в единичном состоянии импульсы проходят через элемент 22 (фиг.Зд) .

f0

Формула изобретения

Устройство для умножения матриц, содержащее два блока памяти, сумма-, тор и блок управления, о т л и ч а" ю щ е е с я тем, что, с целью повышения быстродействия, в него дополкительно введены два блока памяти, .три сумматора, двенадцать регистров, причем информационные входы регистров с первого по четвертый подключены соответственно к входам элементов первой матрицы устройства с первого по четвертый, первый выход блока управления подключен к входам синхронмпульсов сдвига регистров с первого по четвертый и к синхровходам регистров с пятого по восьмой, второй выход блока управления. подключен к входам режима сдвига .регистров с первого ,ЗО по четвертый, вход режима записи которых подключен к третьему выходу блока управления, четвертый выход ко749 торого подключен к входам синхроимпульсов записи регистров с перзого го четвертый и с девятого по двенадцатый, а также к входам установки в

"О" регистров с пятого по восьмой, входы группы разрядов .адреса первого блока памяти подключены к выходам первого, второго и девятого регистров, информационные входы регистров с девятого по двенадцатый подключены соответственно к входам элементов второй матрицы устройства с первого по четвертый, входы группы разрядов адреса второго блока памяти подключены к выходам первого, второго и деся=того регистров, входы группы разрядов адреса третьего блока памяти подключены к выходам третьего, четвертого и одиннадцатого регистров, входы груп-. пы разрядов, адреса четвертого блока памяти подключены к выходам третьего., четвертого и двенадпатого регистров, выходы блоков памятй с первого по четвертый подключены соответственно к первым входам сумматоров с первого по четвертый, выходы которых подключены соответственно к информационным входам регистров с первого по четвер.тый, выходы которых подключены соот,ветственно к выходам устройства с первого по четвертый и к вторым входам сумматоров с первого по четвер-" тый, 1418749

Составитель N.Ñèëèí

Техред М.Ходанич

Корректор Г,Решетник, Редактор Г.Волкова

Заказ 4156/48

Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4