Устройство для вычисления спектра сигналов с двойным разрешением
Изобретение относится к области вычислительной техники и может быть использовано при решении задач спектрально-корреляционного анализу и идентификации сигналов. Цель изобретения - повышение разрешающей способности . Поставленная цель достигается за счет того, что в состав устройства входят блоки 1 и 2 памяти, коммутатор 3, арифметический блок 4, блок 5 постоянной памяти, блок 6 коммутаторов, сумматор 7, блок 8 коммутаторов, мультиплексоры 9 и 10, блок 11 коммутаторов , регистр ров, счетчик 12, блок 13 коммутатос 14 массивов, регистры 15 и 16 сдвига, счетчики 17 и 18 операндов , блок 19 сравнения, элемент И 20, блок 21 управления. 3 ил. (Л
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
А1 (191 Я (1I) 1 (5I)4 G 06 F 15/332
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4218314/24-24 (гг) 30,03.87 (46) 15,10,88. Бюл. 9 38 (71) Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им. В,И.Ленина (72) А.H.Êàðòàøåâè÷ и И.С.Курлянд (53) 681. 32(088.8) (56) Патент США Ф 4054785, кл, G 06 F 15/332, опублик. 1976, Авторское свидетельство СССР
В 1119025, кл. 0 06 F 15/332, 1983. (54) УСТРОЙСТВО ДЛЯ В11ЧИСЛЕНИЯ СПЕКТРА СИГНАЛОВ С ДВОЙНЫМ РАЗРЕШЕНИЕМ (57) Изобретение относится к области вычислительной техники и может быть использовано при решении задач спектрально корреляционного аналиэф и идентификации сигналов, Цель изобретения — повышение разрешающей способности. Поставленная цель достигается за счет того, что в состав устройства входят блоки 1 и 2 памяти, коммутатор
3, арифметический блок 4, блок 5 постоянной памяти, блок 6 коммутаторов, сумматор 7, блок 8 коммутаторов, мультиплексоры 9 и 10 блок 11 коммутаторов, регистр 12, блок 13 коммутатор ров, счетчик 14 массивов, регистры
15 и 16 сдвига, счетчики 17 и 18 операндов, блок 19 сравнения, элемент
И 20, блок 21 управления. 3 ип.
1 1430964„ 2
Изобретение относится к вычислительной технике и может быть использовано при решении задач спектральнокорреляционного анализа и идентифика5 ции сигналов.
Цель изобретения — повышение разрешающей способности устройства (при вычислении спектра сигналов).
На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг, 2 - пример схемной реализации блока управления, на фиг. 3 — временные диаграммы работы устройства, Устройство содержит первый блок 1 оперативной памяти, второй блок 2 оперативной памяти, коммутатор 3, арифметический блок 4, блок 5 постоянной памяти, k-разрядный первый блок
6 коммутаторов (k=log 8 коммутаторов (ш=1од м, где М вЂ” объ- 25 ем массивов), k-разрядный первый мультиплексор 9, k-разрядный второй мультиплексор 10, k-разрядный третий блок Il коммутаторов, k-разрядный регистр 12 хранения, (k-I)-разрядный четвертый блок 13 коммутаторов, lразрядный счетчик 14 массивов (1= К =1op Блок управления содержит триггер 22, элемент И 23, триггер 24, элементы ИЛИ 25 и 26, элемент И 27, триггер 45 28, элемент ИЛИ 29, триггер 30, элемент И 31, триггер 32, элемент И 33 триггер 34 и элемент И 35, Прдцедуру вычисления спектральных коэффициентов, выполняемую устройством, можно условно разбить на четыре этапа. Первый этап. Запись в первый блок 1 оперативной памяти в двоично-инверсном порядке массива из К точек. Второй этап. Выполнение R итераций быстрого преобразования Фурье (БПФ), причем по входу ХЗ устройства задан номер спектрального коэффициента Kl начиная с которого на послед. ней итерации БПФ производится запись массива из М спектральных коэффициентов в двоично-инверсном порядке во второй блок 2 оперативной памяти. Третий этап. Выполнение итераций обратного БПФ (ОБПФ) над М точками, записанными во второй блок 2 оперативной памяти, причем результаты вычислений записываются в прямом порядке во второй блок 2 оперативной памяти и составляют в нем первый массив из М точек. После завершения вычисления М-точечного ОБПФ этапы 1-3 повторяются К L раз (Т= -). В результате этого втоМ рой блок 2 оперативной памяти оказьгвается заполнен L массивами из М точек. Четвертый этап. Выполнение К итераций БПФ над массивом L М точек, записанных во втором блоке 2 оперативной памяти, Устройство работает следующим образом. В исходном состоянии первый 17 и второй 18 счетчики операндов, счетчик 14 массивов, регистр 12 хранения и триггеры блока 21 управления обнулены, а во все разряды первого 15 и второго 16 регистров сдвига записаны уровни логического "0". На управляющий вход коммутатора 3 с выхода триггера 30 (фиг. 2) через выход У8 блока управления подан уровень логического "0", а на выход коммутатора 3 передается информация с перво го выхода У l у ст р ойст ва . По входу Х2 устройства на вход первого счетчика 17 операндов поступают тактовые импульсы, по которым на первом информационном выходе счетчика формируются последовательные коды, поступающие на информационный вход первого блока 6 коммутаторов, на выходе которого формируются коды адресов для первого блока 1 оперативной памяти. Коды адреса для первого блока 1 оперативной памяти с выхода первого блока 6 коммутаторов через первый мультиплексор 9 поступают на адресный вход первого блока 1 оперативной памяти, По низкому уровню на управляющем входе первый мультиплексор 9 меняет порядок разряда кода адреса на обратный, чем обеспечивается инверсный 64 4 следовательном выполнении в арифметическом блоке 4 двух элементарных операций вида A+5 W и А-. В W, где А и  — соответственно первый и второй операнды, извлекаемые из блока оперативной памяти, !1 — экспоненциальный множитель, извлекаемый из блока 5 постоянной памяти, причем вышеoIIHcанная сумма записывается в блоK оперативной памяти на место извлеченного ранее первого операнда А, а разность записывается на место второго операнда В. После окончания первой итерации БПФ сигнал с выхода переноса правого счетчика 17 операндов записывает в мпадший разряд первого регистра сдви"a логическую "!" со сдвигом на один разряд ранее з аписанной в регистре информации в сторону старших разрядов. Устройство переходит к выполне« нию очередной итерации БПФ, Сигналом перехода из уровня логического "0". в "1" с выхода k-го разряда первого регистра 15 сдвига в начале последней итерации БПФ триггер 28 переключается в единичное состояние. При совпаденни кода адреса спектрального коэффициента с кодом, заданным по входу ХЗ, блок 19 сравнения формирует уровень логической "1", который по входу Хб блока 21 управления, проходя через элемент ИЛИ 25 и через выход УЗ, разрешает прохождение тактовых импульсов на вход второго счетчика 18 операндов. На выходе У5 блока управления формируется последовательность сигналов выбора памяти для первого l u второго 2 блоков оперативной памяти. Причем первый блок 3 оперативной памяти рабвтает по низкому логическому уровню сигнала выбора памяти, а второй блок 2 оперативной памяти — по высокому. На выходе Уб блока 21 управления формируется последовательность иьин пульсов, управляющих мультиплексорами 9 и 10 таким образом, что при по-. явлении высокого логического уровня на выходе блока 19 сравнения на последней итерации считывание иэ первого блока 1 оперативной, памяти осуществляется в прямом порядке, а запись результатов вычисления спектральных коэффициентов во второй блок 2 оперативной памяти — в двоично-инверсном горядке. з 14309 порядок записи в первый блок оперативной памяти. Каждый из операндов, хранящийся в первом 1 и втором 2 блоках оперативной памяти, записан отдельно (реальная составпяющая и мни5 мая составляющая). По окончании этапа записи исходного К-точечного массива в первый блок l оперативной памяти передним 10 фронтом импульса с выхода переноса первого счетчика 17 операндов по входу Х9 блока 21 управления триггеры 30 и 32 переводятся в единичное состояние, в результате чего по высоко- !5 ,.му логическому уровню на управляющем входе (с выхода У8 блоха 21 управления)коммутатор 3 подключает к информационному входу блока 1 оперативной памяти информацию с выхода ариф- 20 метического блока 4. Кроме того, на управляющих входах первого 9 и второго 10 мультиплексоров с выхода Уб блока 21 управления, устанавливается уровень логической "1", На вход пер- 25 вого регистра 15 сдвига через элемент И 31 передаются сигналы с выхода пе-. реноса первого счетчика 17 операндов, а на входы управления записью-считыванием первого 1 и второго 2 блоков оперативной памяти через элемент И 33 поступают импульсы со второго (инверсного) выхода первого счетчика 17 операндов. По низкому уровню на входах уп35 равления записью-считыванием первого 1 и второго 2 блоков оперативной памяти производится запись, а по высокому — считывание. Для каждой пары считываемых из блока 1 оперативной памяти операндов из блока 5 постоянной памяти по адресам, формируемым на выходе сумматора 7, считывается зкспоненциальный множитель, причем в блоке 5 постоянной памяти экспоненциапьные множители записаны KBK значения синуса и значения косинуса экспоненциапьного множителя, На втором и четвертом этапах выполнения процедуры вычисления спектральных коэффициентов адреса экспоненциальных множителей рпя блока 5 постоянной памяти формируются регистром 12 хранения и сумматором 7 кодов, поступающих через четвертый блок 13 коммутаторов с первого информационного выхода первого регистра 15 сдвига. Вычисление итерации БПФ в предлагаемом устройстве заключается в IIo1430964 б После завершения последней итерации БПФ сигналом перехода из уровня логического "0" и "1" старшего разряда первого регистра 15 сдвига триггеры 28, 30 и 32 обнуляются, а триггер 24 переводится в единичное состояние, На управляющем. входе четвертого . блока 13 коммутаторов устананливается уровень логической "1", в результате чего на второй вход сумматора 7 поступают коды с первого выхода вто рого регистра 16 сдвига, Кроме того, высокий логический уровень на управляющем входе блока 5 постоянной памяти выбирает область памяти, в которой записаны экспоненцианьные множители с отрицательным знаком, что позволяет перевести устройство в режим выполнения итераций ОБПФ. Передний фронт сигнала с выхода переноса второго счетчика 18 операндов устанавливает .триггер 22 блока управления в единичное состояние, при этом выход переноса второго счетчика 18 операн.дов подключается через элемент И 23 к входу второго регистра 16 сдвига. Устройство переходит к выполнению третьего этапа процедуры вычисления спектральных коэффициентов. Алгоритм выполнения итераций ОБПФ аналогичен алгоритму выполнения итераций БПФ. Коды адресов операндов для второго блока 2 оперативной памяти состоят из кодов, формируемых на информаци онном выходе счетчика 14 массивов, и кодов, формируемых на ныходе второго: мультиплексора 10, После завершения последней итерации ОБПФ сигналом перехода из состояния логического "0" в "1" со старшего разряда второго регистра 16 сдвига, поступающим через вход Х5 блока 21 уп ранления триггеры 22 и 24 обнуляютея, а содержимое счетчиков 14 массивов увеличивается на единицу, Устройство переходит к записи и последующей обработке очередного Кточечного массива. По переднему фронту сигнала с выхода переноса счетчика 14 массивов триггер 34 блока управления устанавливается в единичное состояние, в результате чего к адресному входу блока 2 оперативной памяти блок 11 коммутаторон подключает выход мультиплексора 9. 30 ной памяти, Последовательности импульсов, представленные на диаграммах 4-7, соответствуют последовательностям на выходах У6, У8, У4 и У11 блока 21 управления. Участок временных диаграмм AB (фиг. 3) соответствует первому этапу Формула из обретения Устройство переходит к выполнению1 четвертого этапа. Процедура вычисления БПФ на четнертом этапе вычисления спектральных коэффициентов идентична процедуре вычисления БПФ на втором этапе. Отличие заключается только в том, что пары операндов для выполнения элементарной операции записываются и считываются не из блока оперативной памяти, а из блока 2 оперативной памяти. Сигналом перехода из состояния логического уровня "О" в "1" со старmего разряда регистра 15 сдвига устройство переводится в исходное состояние. На фиг. 3 приведены временные диаграммы работы устройства. На диаграмме I представлена последовательность импульсов, соответствующая последовательности импульсов на выход младшего разряда первого счетчика 17 операндов. Последовательности импульсов, показанные на диаграммах 2 и 3, представляют собой последовательности импульсов соответственно на входах управления з аписью- считыванием и входах выбора памяти блоков 1 и 2 оперативпроцедуры вычисления спектральных коэффициентов, участок BD — второму этапу (CD - запись массивов из И спектральных коэффициентов н двоично-инверсном порядке во второй блок оперативной памяти 2), DE — третьему этапу, FG — четвертому этапу.! Устройство для вычисления спектра сигналов с двойным разрешением, содержащее блок управления, коммутатор, первый блок памяти, блок постоянной памяти, арифметический блок, регистр, сумматор, первый счетчик операндов, первый регистр сдвига, первый блок коммутаторов, причем выход арифметического блока является информационным выходом устройства и подключен к первому информационному входу коммутатора, выход которого подключен к ин)б4 Ь рогo блока коммутаторов, управляюп;ий вход четвертого блока коммутаторов соединен с входом управления считыванием блока постоянной памяти и подключен к третьему выходу блока управления, четвертый выход котоporo подключен к входу управления сдвигом второго регистра сдвига, первый выход которого подключен к второму информационному входу четвертого блока коммутаторов и управляющему входу второго блока коммутаторов, выход которого подклоче. к информационнопg входу второго мультиплексора, выход которого объединен с информационным выходом счетчика массивов и подключен к второму информационному входу третьего блока коммутаторов, управляющий вход которого подключен к пятому выходу блока управления, второй информационный выход второго регистра сдвига подключен к входу окончания обратного преобразования блока управления и информационному входу счетчика масаивов, выходы переноса втерого счетчика операчдов и счетчика массивов подключены соответственно к входу обратного преобразования и входу прямого преобразования блока управле-, ния, входы выбора первого и второго блоков памяти подключены к шестому выходу блока управления, седьмой вы" ход которого подключен к входам управления записью-считыванием первого и второго блоков памяти, управляющий вход коммутатора подключен к восьмому выходу блока управления, девятый выход которого подключен к управляющим входам первого и второго мультиплексоров, выход четвертого блока коммутаторов подключен к второму входу сумматора, второй вход элемента И подключен к десятому выходу блока управления, вход последней итерации которого подключен к выходу блока сравнения, второй вход которого является входом номера коэффициента устройства, причем блок управления содержит шесть триггеров, пять элементов И и три элемента ИЛИ, при этом выход первого триггера подключен к первому входу первого элемента И, выход второго триггера подключен к первым входам первого и второго элементов ИЛИ, выход третьего триггера подключен к первому входу второго элемента И, выход которого подклочен к второму входу второго элемента ИЛИ и первому / 430 : формационному входу первого блока памяти, выход которого подключен к входу операнда арифметического блока, вход коэффициента которого подключен к выходу блока постоянной памяти, ад5 ресный вход которого соединен с информационным входом регистра и подключен к выходу сумматора, первый вход которого подключен к выходу ре- 10 гистра, первый выход первого регистра. сдвига подключен к управляющему входу первого блока коммутаторов, первый информационный вход которого подключен к первому информационному выходу пер- j5 вого счетчика операндов, счетный вход которого является тактовым входом устройства, информационным входом которого является второй вход коммута тора, о т л и ч а ю щ е е с я тем, 20 что, с целью повышения разрешающей способности, в него введены второй, блок памяти, второй, третий и четвертый блоки коммутаторов, первый и второй мультиплексоры, второй счетчик 25 операндов, второй регистр сдвига, блок сравнения, элемент И и счетчик массивов, причем выход коммутатора подключен к информационному входу вто-. рого блока памяти, выход которого под-10 ключен. к входу операндов арифметического блока, адресный вход второго блока памяти подклочен к выходу третьего блока коммутаторов, первый информационный вход которого соединен 35 с первым входом блока сравнения, адресным входом первого блока памяти и подключен к выходу первого мультиплексора, . информационный вход которого подключен к выходу первого блока коммутаторов, управляющий вход которого соединен с первым информационным входом четвертого блока коммутаторов и подключен к первому выходу блока управления, второй выход которого подключен к тактовому входу первого регистра сдвига, второй выход которого подключен к входу окончания прямого преобразования блока управления, Вход окончания записи и тактовый вход 50 которого подключены соответственно к выходу переноса и второму информационному выходу первого счетчика операндов, первый вход элемента И подключен к тактовому входу устройства, выход элемента И подключен к счетному входу второго счетчика операндов, информационный выход которого подключен к первому информационному входу вто9 14309 входу третьего элемента ИЛИ, второй вход которого соединен с первым входом третьего элемента И и подключен к выходу четвертого триггера, выход 5 пятого триггера подключен к первому входу четвертого элемента И, выход которого подключен.к второму входу второго элемента И, выход шестого . триггера подключен к первому входу пя- 0 того элемента И, выход которого подключен к В-входу шестого триггера, выход третьего элемента ИЛИ, выход третьего элемента И, выход второго триггера, выход первого элемента И, выход пятого элемента И,. выход второго элемента.ИЛИ, выход четвертого элемента И, выход четвертого триггера, выход шестого триггера и выход первого элемента ИЛИ являются выхода- р0 ми соответственно с первого по десятый блоки управления, Б-вход второго триггера соединен с R-входами третье10 го, четвертого и пятого триггеров, вторым входом пятого элемента И и является входом окончания прямого преобразования блока управления, входом окончания записи которого являются соединенные меяду собой R-входы четвертого и пятого триггеров и второй вход третьего элемента И, второй вход четвертого элемента И является тактовым входом блока управления, входом окончания обратного преобразования которого являются соединенные мелду собой R-входы nepsoro и второго триггеров, второй вход первого элемента И соединен с S-входом первого триггера и является входом обратного преобразования блока управления, входом прямого преобразования и входом последней итерации которого являются S-входы соответственно третьего и пятого триггеров. 1430964 14 ! !I Составитель А.Баранов Техред 5.Сердюкова Корректор Pt,Васильева Редактор А.Ревин Тира к 704, Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 5344/5 1 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
