Режекторный фильтр

 

Изобретение относится к радиотехнике , м.б. использовано для подавления помех. Цель изобретения - расширение диапазона управления полосой режекции и повышение помехоустойчивости блока управления. Режекторный. содержит вычитающий у-ль I, ключи 2 и 3, интеграторы 4 и 5, коммутатор 6,;АЦП 7, сумматор В, блок памяти 9, регистр 10, ЦАП 11, фильтр 12 нижних частот,блок 13 управления, г-р 1А тактовых импульсов. В предлагаемом устр-ве введение блока 15 позволяет изменять значение кода, полученного в результате аналого-цифрового преобразования на выходе интегратора , в К раз (), что эквивалентно изменению в К раз постоянной интегрирования Ти . Изменяя значение Кif в широких пределах, можно соответственно в широких пред:елах управлять полосой режекции фильтра. По-- скольку от времени разряда конденсатора зависит максимальное быстродействие режекторного фильтра, то егоуменьшение приведет к увеличению быстродействия и, следовательно, к расширению частотного диапазона. 5 ил. (П с

союз советских

СОЦИАЛИСТИЧЕСНИХ

РЕСРУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ госудАРственный комитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1187242 (21) 4229974/24-09 (22) 13,04. 87 (46) 07.10.88. Бюл. У 37 (71) Винницкий политехнический институт (72) Я.И.Калицкий, В.Д.Ляхвацкий и Е.М.Дапчук (53) 68).32(088,8) (56) Авторское свидетельство СССР

В 1187242, кл. Н 03 Н 17/04, 1984. (54) РЕЖЕКТОРНКЙ ФИЛЬТР (57) Изобретение относится к радиотехнике, м.б, использовано для подавления помех. Цель изобретения — расширение диапазона управления полосой режекции и повышение помехоустойчивости блока управления. Режекторный фильтр содержит вычитающий у-ль 1, ключи 2 и 3, интеграторы 4 и 5, ком- .

„,;80„„1429293. А 2

{sD 4 " 03 " 7/04 1 7/06 G 06 F 15/332 мутатор 6, АЦП 7, сумматор 8, блок памяти 9, регистр 10, ЦАП 11, фильтр

12 нижних частот, блок 13 управления, г-р 14 тактовых импульсов. В предлагаемом устр-ве введение блока 15 поэво ляет изменять значение кода, полученного в результате аналого-цифрового преобразования на выходе интегра-тора, в К раз (К (1), что эквивапентно изменению в К раз постоянной ин. тегрирования Гв . Изменяя значение

K4f в широких пределах, можно соответственно и широких пределах управ- лять полосой режекции фяльтра. Лоскольку от времени разряда конденсатора зависит максимальное быстродей- а ствие режекторцого фильтра, то егоуменьшение приведет к увеличению быстродействия и, следовательно, к рас" ширению частотного диапазона, 5 ил. С

1429293

Изобретение относится к радиотехнике, может быть использовано для подавления помех, например, при измерении малых сигналов на фоне зна5 чительно превосходящих их по уровню промыпленных помех и является усовершенствованием изобретения по авт. св. Р 1187242, Цель изобретения - расширение диапазона управления полосой режекции .;и повышение помехоустойчивости блока управления.

На фиг. 1 представлена функциональная схема режекторного фильтра; 1I5 на фиг. 2 — временные диаграммы, на фиг. 3 — схема блока управления на фиг. 4 — схема блока памяти; на фиг. 5 — схема блока умножения.

Режекторный фильтр содержит вычи- 20 тающий усилитель 1, ключи 2 и.3, ин теграторы 4 и 5, коммутатор 6, анало:го-цифровой преобразователь 7, сум,матор 8, блок 9 памяти, регистр 10, цифроаналоговый .преобразователь 11, фильтр 12 нижних частот, блок 13 управления, генератор 14 тактовых импульсов и блок 15 умножения.

Блок 13 управления содержит четвертый формирователь 16 импульсов, счет- 30 чик 17, пятый формирователь 18 импульсов, RS-триггер 19, D-триггер ?0, сумматор 21, элемент ИЛИ-НЕ 22, первый

23 и второй 24 элементы И, первый, второй и третий формирователи 25-27 импульсов.

Блок 9 памяти содержит оперативное запоминалцее устройство 28-и,буферный регистр 29, Блок 15 умножения содержит элемент 40

НЕ 30 и умножитель 31.

Режекторный фильтр работает следунзцим образом.

На вход вычитающего усилителя 1 поступает входное напряжение U», со ер 45 кащее аддитивную смесь полезного сигнала и помехи с частотой основной гармоники F На другой вход вычитающего усилителя 1 с выхода фильтра 12 нижних частот поступает сигнал компенсации помехи.

Разностный сигнал в течение i-го такта через ключ 2 поступает на выход режекторного фильтра и вход интегратора 4, на выходе которого формируется интеграл разностного сигнала. Ключ 3 при этом находится в разомкнутом состоянии. На выходе интетратора 5 хранится результат интегрирования разностного сигнала за предыдущий такт работы устройства, Значение этого сигнала через коммутатор 6 поступает на вход аналого-цифрового преобразователя 7. Управление ключами 2 и 3, интеграторами 4 и 5 и ком" мутатором 6 (фиг. 2е, ж) осуществляется блоком 13 управления, который синхронизируется тактовыми импульсами генератора 14, Частота тактовых импульсов (F ) генератора 14 связана с частотой ос1 новной гармоники помехи F, соотношением

F =NF,, где N - количество временных интервалов, на которое разбит период основной гармоники помехи.

Выходной цифровой вход аналогцифрового преобразователя 7 подается на первую группу входов блоков 15 умножения. На вторую группу входов этого блока подается цифровой код числа Кь1, соответствующий заданной. полосе режекции $f, После окончания аналого-цифрового преобразователя на выходе синхронизации аналого-цифровс го преобразователя 7 формируется отрицательный импульс, по переднему фронту которого осуществляется запись входных кодов в регистры первого и второго операндов умножителя 31 блока

15 умножения. При использовании празрядного аналого-цифрового преобразователя 7 и m-разрядного кода управления полосой режекции на входе блока 15 формирует код с разрядностью (M=n+m), причем и младших разрядов представляют собой младшую часть произведения, а m старших разрядовстаршую часть произведения. Коэффициент передачи. блока 15 равен

Kgf

K=---2 так как принимается, что вес старшего разряда произведения равен весу старшего разряда выходного кода аналого-цифрового преобразователя ?.

Этот код подается на первый вход сумматора 8. На другой вход сумматора 8 поступает содержимое регистра

10, которое представляет собой цифровой эквивалент компенсирующего сигнала в (i-1)-м временном интервале, усредненном на лрепыпущне периоды. (3) (4) 1 а f о S

11-Д - 2 з 1429293

Значение этого содержимого было пере- нения резУльтата интегрирования sa записано иэ блока 9 памяти в регистр предыдущий интервал °

10 íà (i-1)-м такте (фиг. 2г, д}. Так как цифровой код на первой

Результат суммирования поступает

5 группе входов блока 15 является рена,вход блока 9 памяти и записывает- зультатом аналого-цифрового преобрася г (i-1)-ю ячейку. зования .напряжения (фиг. 2в) на выУправление режимами работы блока ходе интегратора U ii<,, то ттг, 9 памяти и регистра 10 осуществляетеГ гл Влекли 13. В течение i-го такта 10 на вход цифроаналогового преобразот.6-Д вателя 11 поступает значение содержимого i-й ячейки блока 9 памяти, -. где U@,,„, — напряжение, эквивалентпредставляющее собой цифровой экви- ное выходному коду бловалент компенсирующего сигнала в i-м 15 ка 15, соответствующего временном интервале. Сигнал с выхо- i-му временному интерда цифроаналогового преобразователя валу >

11 через фильтр 12 поступает на вход Г„- постоянная времени инвычитающего усилителя 1, Фильтр 12 теграторов 4 и 5. ослабляет коммутационную помеху циф- 20 Постоянный множитель К 4 s стояроаналогового преобразователя 11. щий в выражении (2) перед интегратоВ течение (i+1)-ro такта разност- ром, представим в виде 1/, где ный сигнал с выхода вычитающего Lsss= l /К вЂ” эквивалентная постоянная усилителя 1 через ключ 3 поступает инте грирования. .на вход интегратора 5. На выходе ин- 25 Полоса режекции режекторного фильтегратора 5 формируется интеграл раз- тра определяется выражением ностного сигнала. Ключ 2 при этом

1 К разомкнут, и интегратор 4 хранит зна11ГБ „ %М ц чение интеграла разностного сигнала эа i é такт, Сигнал с этого интегра- 30 Подстановка (1) в формулу (3) датора поступает на вход коммутатора 6. ет

Если во входном сигнале режекторК 1 ного фильтра имеются помехи, период которых равен или в целое число раэ И ц2 г больше периода следования тактовых

Вводим обозначение импульсов генератора 14, то в ячейках блока 9 памяти накопятся усред(5) ненные дискретные значения помехи, Накопление равновесных значений ! означает, что к входу вычитающего 40 где h f - минимальная полоса режекции, усилителя 1 приложен сигнал, который определяющая дискретность ло форме и фазе соответствует входной управления полосы режекции

goMexe. При этом происходит взаимная af, компенсация этих сигналов. Тогда

Для сигналов, частота которых не 45

6f=M fdf (6)

î ° совладает с частотой основной гармоники помехи и не кратна ей, каждый Таким образом, изменяя значение интервал приходится на случайные не- Кь|, можно управлять полосой режекции повторяющиеся значения входного cHI gf с дискретностью gf нала. При суммировании эти сигналы 50 Блок 13 управления работает следу складываются с разными знаками. Сле": кхцим образом. довательно, их суммарное значение стремится к нулю. Импульсы с генератора 14 через

Интеграторы 4 и 5 поочередно через вход блока 13 поступают на четвертый такт подключаются к выходу вычитающе- 55 формирователь 16. Выходной, импульс го усилителя 1 (фиг. 2а, б)., При этом формирователя устанавливает RS-тригна каждом временном интервале один гер 19 в единичное состояние, D-тригиз интеграторов работает в режиме ин- гер 20. — в нулевое, изменяет состоятегрирования, второй — в режиме хра- ние счетчика 17. на единицу младше29293 6

f5

5 14 го разряда, а также подается на вход пятого формирователя 18, При включении питания режекторного фильтра D-триггер 20 может оказаться в единичном состоянии, что исключает запуск цепочки формирователей 25-27.

Поэтому для обеспечения устойчивой работы блока 13 выходной импульс четвертого формирователя 16 на каждом временном интервале устанавливает D1григгер 20 в нулевое состояние, Уровень логического нуля на инверсном выходе RS-триггера 19 закрывает эле1генты И 23 и 24. На выходах блока 13 ! формируются сигналы, запрещающие сброс интеграторов 4 и 5.

Выходной код счетчика 17 поступает на вход операнда А сумматора 21. разряды операнда В объединены и соединены с Прямым входом триггера 20. аким образом, состояние D-триггера

0 определяет значение операнда В, ак как D-триггер 20 находится в mrлевом состоянии, то. операнд В равен нулю. Следовательно, выходной код сумматора 21 равен операнду А, т ° е.

Выходному коду счетчика 17. В результате на выходах блока 13 управления формируется адрес ячейки блока 9 памяти, соответствующий i-му тактовому импульсу.

Выходной импульс пятого формирователя 18 поступает на выход блока 13 и з апускает аналого-цифровой преобразователь 7. Этот импульс с выхода

6лока 13 поступает на вход считывания блока 9 памяти. При этом считыва-.

@тся содержимое i-й ячейки оперативного запоминающего устройства 28 и записывается B буферный регистр 29 блока 9 памяти. Сигнал с выхода мпадaltего разряда счетчика 17 поступает иа четвертый выход блока 13. Одновре. менно этот же сигнал через элемент

ИЛИ-НЕ 22 поступает на пятый выход блока !3. Сигналы с указанных выходов управляют соответственно ключами 2 и

3. Следовательно, один из ключей замкнут, второй разомкнут, причем через I!àêT состояние ключей изменяется.

Сигнал с младшего разряда счетчика через восьмой выход управляет коммутатором б в соответствии с описанцым .алгоритмом работы синхронного фильтра.

После окончания процесса аналогоцифрового преобразования. «а вход блока 13 поступает сигнал окончания преобразования. Этот сигнал устанавливает RS-триггер 19 в нулевое состояние, а D-триггер 20 — в единичное. Уровень единицы на инверсном выходе RSтриггера 19 разрешает работу элементов И 23 и 24. Если, например, на

i-м интервале младший разряд счетчика равен единице, то на выходе элемента И 23 сформируется сигнал, который через шестой выход блока 13 поступает на вход сброса интегратора 5, Интегратор 4 в течение i ro такта находится в режиме интегрирования, поскольку на вход управления ключа 2 с выхода блока 13 поступает разрешающий сигнал.

Как указывалось, D-триггер 20 после окончания преобразования устанавливается в единичное состояние. Уровень единицы с его прямого выхода поступает на разряды операнда В сумматора 21. Наличие на всех разрядах операнда В уровня единицы соответствует значению В, равному минус единице, представленному в дополнительном коде, Следовательно, на соответствующих выходах блока 13 формируется код предыдущего (i-l)-ro временного интервала.

Положительный фронт импульса на прямом выходе D-триггера 20 запускает последовательно включенные формирователи 25-27. Выходной сигнал второго формирователя 26 с выхода блока

13 поступает на вход записи блока 9 питания. При этом в (i-1)-ю ячейку блока 9 памяти записывается выходной результат сумматора 8.

Выходной сигнал третьего формирователя 28 с выхода блока 13 поступает на вход синхронизации регистра

10. В результате этого в регистр 10 переписывается содержимое буферного регистра блока 9 памяти. Одновременно выходной сигнал третьего формирователя 27 сбрасывает D-триггер 20 в нулевое состояние. При поступлении следующего тактового импульса на вход блока 13 описанные процессы повторяютсяя.

Для обеспечения нормального функционирования режекторного фильтра необходимо, чтобы сигнал запрета поступил до того, как младший разряд счетчика 17 изменит свое состояние.

Для этого на выходе четвертого формирователя 16 формируется отрицательный импульс. По переднему фронту этого импульса ББ-триггер 19 устанавливается в единичное состояние„ а счет1429293 чик 17 изменяет свое состояние по его заднему фронту. Длительность импульса выбирается исходя из максимапьного времени распространения сиг- нала от выхода четвертого формирователя 16 до выхода элементов И 23 и 24.

Длительность импульса 1 на выходе пятого формирователя 18 должна 10 обеспечить задержку сигнала записи по отношению к сигналу выбора адреса блока 9 памяти.

Длительность импульса L íà выходе первого формирователя 25 должна обес- 15 печить задержку сигнала записи по отношению к сигналу выбора адреса записи блока 9 памяти.

Длительность импульса Г4 второго формирователя 26 определяется исходя 20 из необходимой длительности импульса записи блока 9 памяти.

Длительность импульса ls третьего формирователя 27 определяется необходимым временем задержки изменения адреса записи после окончания сигнала записи.

В предлагаемом устройстве введение блока 15 позволяет изменять значения кода, полученного в результате анало- 30

ro-цифрового преобразования напряже" ния на выходе интегратора, в К раз (К (1), что эквивалентно изменению в К раз постоянной интегрирования

Lu ° 35

Полоса режекции предлагаемого устройства определяется выражением (6) .

Следовательно, изменяя значение

Kgf в широких пределах, можно соот- 40 ветственно в широких пределах управлять полосой режекции фильтра. Например, при использовании десятиразрядного кода управления полосой режекции (ш=10) и при 0=512 Г =6,07 10 с, 45

Khf . -. 31 ьà — --=- — -5 — --=. у,;- -Ka,f 10 (Гц)

Xi.512.6,07 lU .2

Так как Kaf,„è„=1, а К „ кс при

m=10 равен 1023, то при изменении

Khf от К 1„ д„до Кь „,„, полоса режекции изменяется соответственно от

0,001 до 1,023 Гц с дискретностью

0,001 Гц. Относительный диапазон изменения полосы режекцин в этом случае больше тысячи, ПостояннаяГц =6,0? х

<10 4 с может быть получена, например, при Яд=60,7 кОм, C =0,01 мкФ, где

Ru u Cu — соответственно резистор и конде н с ат ор инт е гр ат ор а, Поскольку значения соответственной постоянной времени интеграторов Г„ при этом не изменяются, то перестройка полосы режекпии в широких пределах не приводит к уменьшению динамического диапазона режекторного фпльтр-;.

Кроме того, введение блока 15 позволяет за счет увеличения значения

К при одной и той же полосе режекцнн соответственно уменьшить значение постоянной времени интеграторов, в частности значение емкости конденсатора С, а следовательно, и времени его разряда, Поскольку от времени разряда конденсатора зависит максимальное бьг стродействие рефлекторного фильтра, то его уменьшение приводит к увеличению быстродействия и, следовательно, к расширению частотного диапазона, Формула из обр ет ения

Режекторный фильтр по авт. св, Р 1187242, о т. л и ч а ю шийся тем, что, с целью расширения диапазона управления полосой режекции, инI формационный выход аналого-цифрового преобразователя подключен к первому входу сумматора через введенный блок умножения, второй вход которого является входом управления полосой режекции рвкекторного фильтра, причем тактовый вход блока умножения соединен, с выходом синхронизации аналого-цифрового.преобразователя.

1429293 жает перЕпее

cew eeape 4 а

УигЗ

I 429293

2.i

Фиг. Ф

Составитель С. Муз ычук

Редактор Н.Лазаренко Техред Л.Сердюкова

Корректор М,Демчик

Заказ 5143/55 . Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4