Счетчик

 

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„343799

А1 (sn 4 Н 03 К 21/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4191468/24-21 (22) 09. 02. 87 (46) 15. 11.88. Бюп. Р 42 (72) А.И.Садовникова, П.А.Осетров и А.Н.Хрусталев (53) 621.374.32(088.8) (5á) Авторское свидетельство СССР

У 376894, кл . Н 03 К 21/34, 1973, Авторское свидетельство СССР

Ии 1010728, кл. И 03 К 21/34, 1981, (54 ) СЧЕТЧИК (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах обработки двоичной информации. Цель изобретения - сокращение времени контроля.

Счетчик содержит входную шину, шину установки, 2п-разрядный двоичный счетчик 1, блок свертки 2 по модулю два, блок 3 корреляции признака четности следующего состояния двоичного счетчика, первый коммутатор 5, триггер 6 запоминания признака четности.

Для достижения поставленной цели в устройство введены триггер 7 ошибки, блок 8 поразрядного сравнения, дополнительный двухразрядный счетчик 12, два триггера 13, 14, второй коммутатор 15, элемент И-НЕ !7, элемент

ИЛИ-НЕ 16, шина контроля 20, а двоичный счетчик разбит на и каскадов по два разряда и в каждый каскад введен Й элемент ИСКИЮИйИШЕИ ИИИ 18. 1 ил. у

1437993

Изобретение относится к цифровой вычислительной технике и дискретной автоматике и может быть использовано в устройствах обработки двоичной ин5 .формации.

Целью изобретения является сокращение времени контроля.

На чертеже приведена схема предлагаемого счетчика.

Счетчик содержит 2п-разрядный двоичный счетчик 1, каскады 1.1 и 1.2 по два разряда двоичного счетчика 1, блок 2 свертки по модулю два, блок 3 коррекции признака четности следую:щего состояния двоичного счетчика 1, l элементы И-НЕ 4 блока 3, первый коммутатор 5, триггер 6 запоминания признака четности, триггер 7 ошибки, блок 8 поразрядного сравнения, элемент И-ИЛИ 9 блока 8, элемент ИЛИ-ИНЕ 10 блока 8, элемент И 11 блока 8, дополнительный двухразрядный счетчик

12, первый и второй триггеры 13 и 14.

Кроме того, счетчик содержит второй 25 коммутатор 15, элемент ИЛИ-НЕ 16, элемент И-НЕ 17, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 каждого из каскадов 1.1 и

1.2 двоичного счетчика 1, входную шину 19, шину 20 контроля, шину 21 30 установки, выходную шину 22.

Входы блока 2 свертки по модулю два соединены с прямыми выходами всех разрядов счетчика 1, в блоке 3 коррекции признаки четности следующего состояния счетчика 1, элементы

И-НЕ 4 соединены последовательно, другие входы элементов И-НЕ 4 блока, 3 соединены с прямыми выходами разрядов начиная с предпоследнего по младший, счетчика 1, выход последнего элемента И-НЕ 4 блока 3 соединен с первым информационным входом коммутатора 5, выход которого соединен с дополнительным входом блока 2 свертки по модулю два, выход которого соединен с информационными входами триггеров 6 и 7, прямой выход первого из которых соединен с вторым информационным входом коммутатора 5, прямой и инверсный управляющие входы которого соеди- 50 нены с входной шиной 19, с прямым и инверсным тактовыми входами соответственно триггеров 6 и 7, входы установки в "0" которых соединены с входами установки в "0" разрядов двоично-55 го счетчика 1 и с шиной 21 установки,в каждом нз каскадов 1. 1 и 1. 2 счетчика 1.

Первый вход и выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18 соединены соответственно с шиной 20 контроля и со счетным входом первого разряда своего каскада, вторые входы элементов ИСКЛЮЧАЮЩЕЕ .ИЛИ 18 каждого каскада, кроме каскада 1,11соединены с инверсным выходом разряда предыдущего каскада.

Второй вход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 18 каскада 1.1 соединен с входной шукой 19, которая соединена с инверсным тактовым входом триггера 13, информационный вход, вход установки

11 II в 0 и инверсный выход которого сое = ди иены соответственно с выходом переноса двоичного счетчика 1, с шиной

2 1 установки и с первым входом элемента ИЛИ-НЕ 1 6, остальные входы которо го соединены с прямыми выходами разрядов счетчика 1, прямые выходы разрядов каскадов 1 . 1 и 1 . 2 которого соединены соответственно с входами элемента И-ИЛИ 9, ИЛИ-И-НЕ 1 0 блока

8, инверсный вход, первый, второй входы и выход элемента И 1 1 которого соединены соответственно с шиной 20 контроля, с выходами элементов И-ИЛИ

9, ИЛИ-И-Н Е l 0 и с выходом блока 8, выход которого соединен с о счетным входом дополнительного счетчика 1 2, вход сброса, инверсный выход первого и прямой выход второго разрядов которого соединены соответственно с шиФ ной 2! установки, с первым, вторым входами элемента И-НЕ 17, третий вход и выход которого соединены соответственно с выходом элемента ИЛИ-НЕ

16 и с первым информационным входом коммутатора 15, второй информационный вход, выход и первый, второй управляющие входы которого соединены соответственно с прямым выходом триггера

7, выходной шиной 22, с прямым и инверсным выходами триггера 14, первый, второй установочные входы которого соединены с шиной 21 установки и с шиной 20 контроля.

Устройство работает следующим образом.

Для определенности принято, что двоичный счетчик 1 и триггер 6 запоминания признака четности переключаются по положительным перепадам, триггер 7 ошибки, дополнительный счетчик 12 и триггер 13 — по отрицательным, коммутатор 5 подключает к блоку 2 свертки по модулю два в положительные полупериоды триггер 6, в

1437993

55 отрицательные — блок 3 коррекции признака четности. (При работе двоичного счетчика 1 в обычном счетном режиме осуществляется контроль его работоспособности по четности. Сигналы с выходов всех разрядов двоичного счетчика 1, кроме старшего1поступают на входы блока 3 коррекции признака четности. В отри— цательный полупериод сигнал с выхода блока 3 коррекции признака четности через коммутатор 5 поступает на блок

2 свертки по модулю два. На другие входы блока 2 свертки по модулю цва поступают сигналы с выходов всех разрядов двоичного счетчика 1. Блок

2 свертки по модулю два формирует значение признака четности следующего состояния двоичного счетчика 1.

Это значение признака четности запоминается в триггере 6 запоминания признака четности. Изменение сигнала на счетном входе двоичного счетчика

1 (положительный полупериод) подключает выход триггера 6 запоминания признака четности через коммутатор 5 к блоку 2 свертки по модулю два, в результате чего блок 2 свертки по модулю два вырабатывает значение свертки по модулю два текущего состоя ния счетчика совместно с предварительно запомненным значением признака четности этого состояния.

При правильной работе двоичного счетчика 1 на выходе блока 2 свертки по модулю два будет нулевой сигнал, который ие изменит состояния триггера 7 ошибки, т.е. на выходе триггера .7 ошибки останется нулевой уровень, Ф который через коммутатор 15 поступает на шину 22. Если же при работе двоичного счетчика 1 появилась ошибка нечетной кратности, то на выходе блока 2 свертки по модулю два сформируется единичный сигнал, который установит на выходе триггера 7 ошибки единичный уровень. С выхода триггера

7 ошибки единичный уровень через коммутатор 15 поступит на шину 22, т.е ° на шине 22 сформируется сигнал

"Ошибка". . В режиме ускоренного контроля, например в процессе производства, устройство работает следующим образом.

На шину 21 начальной установки

:двоичного счетчика 1 необходимо по:дать сигнал начальной установки, который установит все блоки устрой5

40 ства в исходное состояние. После этого для осуществления ускоренного контроля работоспособности двоичнсгс счетчика 1 необходимо подать три тактовых импульса на шину 20 контроля и после прохождения этих тактовых импульсов, еще один тактовый импульс на входную шину 19. При этом все пары разрядов счетчика 1 работают как обычные двухраэрядные двоичные счетчики, а блок 8 поразрядного сравнения, дополнительный счетчик 12 и элемент ИЛИ-НЕ 16 форми— руют сигналы, которые определяют правильность работы двоичного счетчика 1.

Первый имиульс, поступая на шину

20, возбуждает элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ 18, на выходах которых сформируются импульсы, пс которым все первые разряды каждой пары разрядов двоичного счетчика 1 установятся в единичное состояние, а все вторые разряды каждой пары разрядов двоичного счетчика 1 останутся в нулевом состоянии. В отрицательный полупериод первого контрольного импульса при правильной работе всех разрядов двоичного счетчика 1 блок 8 поразрядного сравнения формирует сигнал, устанавливающий дополнительный счетчик 12 в состояние "10".

Положительный перепад второго контрольного импульса устанавливает все первые разряды каждой пары разрядов двоичного счетчика 1 в нулевое состояние, а все вторые разряды каждой пары его разрядов в единичное состояние.

В отрицательный полупериод второго контрольного импульса блок 8 разрядного сравнения при правильной работе всех разрядов двоичного счетчика 1 формирует сигнал, устанавливающий дополнительный счетчик 12 в состояние "01".

Положительный перепад третьего контрольного импульса устанавливает все разряды двоичного счетчика 1 в единичное состояние. Если все разряды двоичного счетчика 1 сработали правильно, то блок 8 поразрядного сравнения в отрицательный.полупериод третьего контрольного импульса не вырабатывает тактовый сигнал и дополнительный счетчик 12 останется в состоянии "01".

Положительный перепад та.стового импульса, поступающего к входной шине 19, устанавливает все разряды двоичного счетчика 1 в нулевое состояние и формирует сигнал переполнения ..двоичного счетчика 1, который по отрицательному перепаду этого тактового импульса эапйшется в триггер 13. .Сигналы со всех разрядов двоичного счетчИка 1 и сигнал с инверсного выI. хода первого триггера 13 на элементе ИЛИ-НЕ 16 формируют сигнал, разрешающий анализ ошибки.

Если при ускоренном контроле работоспособности двоичного счетчика 1 не быпо сбоев, то в дополнит ельном счетчике 12 будет храниться код "01", а на выходе элемента И-НЕ 17 сформируется нулевой сигнал, который через коммутатор 15 поступит на шину 22 устройства, индицируя правильность работы двоичного счетчика 1.

Если при ускоренном контроле работоспособности двоичного счетчика 1 произошел какой-то сбой — ошибка .при счете или не сформировался сигнал переполнения счетчика 1 то на выходе элемента И-HE 17 сформируется единичный сигнал, который, проходя через коммутатор 15, поступит на шину 22 устройства, индицируя ошибку в работе двоичного счетчика 1.

После окончания ускоренного контроля работоспособности двоичного счетчика 1 на шину 21 начальной установки подается сигнал начальной установки.

Триггер 14 предназначен для управления работой коммутатора !5. По сигналу с шины 21 начальной установки триггер 14 устанавливается в нулевое состояние. Управляющий сигнал триггера 14 поступает на коммутатор 15 и устанавливает его в режим контроля работоспособности двоичного счетчика

1 путем проверки на четность, т.е. на шину 22 устройства поступает сигнал, определяющий правильность работы двоичного счетчика 1 в обычном режиме счета.

В режиме ускоренного контроля первый импульс, поступающий на шину 20 контроля, устанавливает триггер 14 в единичное состояние. В результате этого коммутатор 15 переключается в режим ускоренного контроля работоспособности двоичного счетчика 1, т.е. на шину 22 устройства поступает сиг37993 нал, ука з ывающнй на правильность работоспособности счетчика 1 в режиме ускоренного контроля.

30 15

Формула изобретения

Счетчик, содержащий входную шину, шину установки, 2п-разрядный двоичный счетчик, блок свертки по модулю два, входы которого соединены с прямыми входами всех разрядов двоичного счетчика, блок коррекции признака четности следующего состояния двоичного счетчика, состоящего из цепи последовательно соединенных 2п-двухвходовых:элементов И-НЕ, входы которых соединены с прямыми выходами разрядов, начиная с предпоследнего до мпадшего, двоичного счетчика, выход последнего двухвходового элемента

И-НЕ блока коррекции признака четности следующего состояния двоичного счетчика соединен с первым информационным входом первого коммутатора, выход которого соединен с дополнительным входом блока свертки по модулю два, выход которого соединен с информационным входом триггера запоминания признака четности, прямой выход которого соединен с вторым информационным входом первого коммутатора, прямой и инверсный управляющие входы которого соединены с входной шиной, с прямым тактовым входом триггера запоминания признака четкости, вход установки в "0" которого соединен с входами установки в "0" разрядов двоичного счетчика и с шиной установки, отличающийся тем, что, с целью сокращения времени контроля, в него введены триггер ошибки, блок поразрядного сравнения, состоящий из элемента 2 И-ИЛИ, элемента 2 ИЛИ-И-НЕ и элемента И, дополнительный двухразрядный счетчик, два триггера, второй коммутатор, элемент И-НЕ, элемент ИЛИ-НЕ, шина контроля, а двоичный счетчик разбит на п каскадов по два разряда и в каждый каскад введен элемент ИСКЛ!ОЧАЮЩЕЕ ИЛИ первый, второй входы и выход которого соединены соответственно с шиной контроля, с инверсным выходом второго разряда предыдущего каскада и со счетным входом первого разряда данного каскада, второй вход элемента

ИСКЛЮЧАНМЦЕЕ ИЛИ первого каскада соединен с входной шиной, которая соели1437993 8 выход первого и прямой выход второго разряда которого соединены соответственно с шиной установки, с первым

5 и вторым входами элемента И-НЕ тре.з ф гий вход и выход которого соединены соответственно с выходом элемента

ИЛИ-НЕ и с первым информационным входом второго коммутатора, второй информационный вход, выход и первый, второй управляющие входы которого соединены соответственно с прямым выходом триггера ошибки, выходной шиной, с прямым и инверсным выходами второго триггера, первый и второй установочные входы которого соединены соответственно с шиной установки и с шиной контроля, информационный вход, инверсный тактовый вход и вход установки в "0" триггера ошибки соединены соответственно с выходом блока свертки по модулю два, с входной шиной и с шиной установки. иена с инверсным тактовым входом первого триггера, информационный вход, вход установки в "0" и инверсный выход которого соединены соответственно с выходом переноса двоичного счетчика, с шиной установки и с первым входом элемента ИЛИ-НЕ, остальные входы которого соединены с прямыми выходами разрядов двоичного счетчика, прямые выходы разрядов каскадов которого соединены соответственно с входами элементов И-ИЛИ и ИЛИ-И-НЕ блока поразрядного сравнения, инверсный вход, первый, второй входы и выход элемента И которого соединены соответственно с шиной контроля, с выходом элемента И-ИЛИ, с выходом элемента ИЛИ-И-НЕ и с выходом блока поразрядного сравнения, выход которого соединен со счетным входом дополнительного двухразрядноо счетчика, вход сброса, инверсный

Составитель О. Ранов

Редактор Н.Киштулинец Техред Л.Олийнык Корректор В.Гирняк.

Заказ 5968/55 Мираж 929 Подписное

ВНИИПИ Государе ввенного комитета 6ССР по делам изобретений и открытий

113035, Москва,, Ж-35, Раушская неб., д. 4/5

Ю

Производственно-полиграфическое предприятие, г,. Уа ород, ул. Проектная, 4