Адаптивная система обработки данных

 

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управления. Целью изобретения является увеличение пропускной способности системы за счет повышения степени распараллеливания процесса обработки входного потока данных. Поставленная цель достигается тем, что в систему введено N блоков выбора каналов, а в каждый из N блоков обработки введено L процессоров . 1 з.п. ф-лы, 12 ил. е

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (бд 4 С 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО HBOEPETEHHRM И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4260745/24-24 (22) 11.06.87 (46) 15.01.89. Бюл. Р 2 (71) Ярославский государственный университет (72) В.А. Курчидис (53) 681 ° 325(088.8) (56) Авторское свидетельство СССР

Р 1241250, кл. G 06 F 15/ 16, 1986.

Авторское свидетельство СССР

М 1312596, кл. G 06 F 15/16, 1987.

Авторское свидетельство СССР

Ф 926662, кл. G 06 F 15/16, 1982.

„„SU„„145Ø 3 А1 (54) АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИ

ДАННЫХ (57) Изобретение относится к вычис.лительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управления. Целью изобретения является увеличение пропускной способности системы за счет повышения степени распараллеливания процесса обработки входного потока данных. Поставленная цель достигается тем, что в систему введено N блоков выбора каналов, а в каждый из N блоков обработки введено Ь процессоров. 1 з.п. ф-лы, 12 ил.

1451713

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных сис5 темах управления на основе мультипроцессорных вычислительных систем.

Целью изобретения является увеличение пропускной способности системы за счет повышения степени распарал- 10 леливания процесса обработки входного потока данных.

На фиг.. 1 представлена схема системы; на фиг. 2 — схема блока обработки и процессора; на фиг ° 3 — схема операционного блока и его система команд, на фиг. 4 — схема блока буферной памяти; на фиг. 5 — схема блока коммутации, на фиг. 6 — схема блока подключения магистрали, на фиг. 7 — схема арифметико-логического блока с временной диаграммой и системой микрокоманд, на фиг. 8— схема блока обмена с временной диаграммой и системой микрокомандf на фиг. 9 — схема элементов коммутации, на фиг. 10-12 - блок-схемы алгоритмов, поясняющих работу системы.

Адаптивная система обработки данных содержит блок 1 памяти, блоки 30

2 обработки, блоки 3 выбора каналов, каждый из которых содержит приемопередатчики 4,5 и селектор 6 каналов.

Система имеет входы 7 задания режима работы системы, пщну 8 сигналов 35 запроса, системную магистраль 9 передачи сигналов, содержащую шину 10 сигналов разрешения, шину 11 адреса и шину 12 данных.

Блок 2 обработки имеет выход 13 40 запроса, вход 14 задания режима pa6o-. ты, выход 15 разрешения, два информационных входа 16, 17, вход 18 разрешения, а также выходной разъем 19.

Блок 2 обработки содержит процессоры

20, каждый из которых содержит блок

21 коммутации, элемент ИЛИ 22, блок

23 буферной памяти, операционный блок 24, элемент И 25, инвертор 26, элемент И 27. Блок обработки содержит также элементы И 28, 29 и локаль- 5Р ную магистраль передачи сигналов, которая содержит шину 30 данных, шину

31 адреса, шину 32 сигналов выдачи, шину 33 сигналов приема, шину 34 сигналов захвата-ответа, шину 35 сиг- 55 налов запроса, шину 36 сигналов за нятости. Блок 21 коммутации имеет задающий вход 37, вход 38 разрешения, выход 39 запроса, информационный вход 40, выход 41 разрешения, вход

42 запроса, выход 43 запуска, вход

44 обращения, выход 45 записи. Операционный блок 24 имеет выход 46 onроса, второй вход 47 запуска. Блок

23 имеет дополнительно выходы 48-51.

Процессор 20 имеет входы-выходы 52 данных, 53 адреса, 54 признака выдачи, 55 признака приема, вход 56 признака захвата, выход 57 признака ответа, выход 58 признака запроса, вход-выход 59 признака готовности.

Операционный блок 24 содержит блок 60 памяти, счетчик 61 команд, дешифратор 62, элемент ИЛИ 63, ариф- . метико-логический блок 64, блок 65 обмена, блок 66 подключения магистрали. Арифметико-логический блок имеет выход 67 сигнала исполнения, информационный выход 68, вход 69 запуска, вход 70 кода микрокоманды, входы-выходы 71 данных, 72 признака выдачи, 73 признака приема, Блок обмена имеет выход 74 сигнала исполнения, вход 75 кода микрокоманды, ! вход. 76 внутреннего запуска, первый

77 и второй 78 входы внешнего запуска, выход 79 захвата, вход 80 разрешения захвата., Блок 23 буферной памяти содержит первый счетчик 81 адреса, счетчик

82 заполнения, второй счетчик 83 адреса, первый 84 и второй 85 дешифраторы адреса, первый входной регистр

86, первый блок 87 памяти, первый выходной регистр 88, второй входной регистр 89, второй блок 90 памяти, второй выходной регистр 91.

Блок 21 коммутации содержит элементы И 92-96 и элемент ИЛИ 97. Блок

66 подключения магистрали содержит элементы И 98-101, триггер 102 и ключевые элементы 103, 104.

Арифметико-логический блок 64 содержит приемо-передатчик 105, регистр 106, регистровую память 107, сумматор 108, сдвигатель 109, регистр 110 состояния, арифметический элемент 111 коммутации, дешифратор

112 микрокоманд, регистр 113 микрокоманд, формирователь 114 синхросигналов.

Блок 65 обмена содержит приемопередатчики 118-121, элементы 122, 123 коммутации, регистр 124, коммутатор 125, дешифратор 126 микрокоманд, формирователь 127 синхросигназ 14 лов, элемент И 128, регистр 129 мик- рокоманд, элемент ИЛИ 130.

На фиг. 9 показан пример реализации элементов 111, 122, 123 коммутации, которые содержат элементы И

131, 132, элемент ИЛИ 133.

Система работает следующим образом.

В системе в качестве заявок могут быть использованы идентифицированные выборки параметров,.последовательно поступающие в блок 1 памяти от многоканальных систем сбора информации.

При этом каждая заявка представляет собой совокупность номера (адреса) измерительного канала и выборки (значения параметра) по этому каналу.

Номер канала используется в процессоре в качестве начального адреса программы обработки выборки.

В работе системы можно выделить два процесса, которые происходят асинхронно: процесс приема заявок из блока 1 памяти в блоки 2 обработки для последующей обработки, процесс собственно обработки заявок, которая производится в блоках 2 обработки.

В свою очередь, в зависимости от значения сигналов на шинах 14 задания реяла работы магистрали 7 задания режима работы системы каждый блок 2 обработки может работать в одном из двух режимов: в режиме параллельной обработки (применяется для каналов с обработкой выборок по независимым алгоритмам) и в режиме последовательной обработки (для каналов с обработкой выборок по взаимозависимым алгоритмам). Ниже (при описании работы системы) предполагается, что все каналы разбиты предварительно на группы по числу блоков обработки, причем номера каналов одной группы используются как адрес, по которым в соответствующих селекторах 6 каналов записаны "1", а по остальным адресам селекторов каналов записаны "О".

Прием заявок на обработку.

Для приема заявок на обработку каждый блок обработки, который не загружен полностью, выставляет на выходе 13 запроса сигнал запроса.

Запросы от блоков обработки по шине

8 сигналов запроса поступают на вход запроса блока 1 памяти. При этом выходы 13 запроса подключены к шине

8 запросов по схеме МОНТАЖНОЕ (ПРО51713

ВОДНОЕ) ILlIH так, что при отсутствии запроса на выходе 13 хотя бы одного блока 2 обработки сигнал запроса на входе блока 1 памяти отсутствует.

Этим обеспечивается обязательный прием заявки, выданной из блока i в один из блоков обработки, а при этом заявка не теряется.

10

При наличии заявок и сигнала запроса на соответствующем входе блока 1 памяти последний выставляет

t на шинах 11, 12 адреса и данных- коды номера канала и выборки очередной заявки и вьщает по шине 10 сигнал разрешения, длительность которого превышает время цикла локальной магистрали передачи сигналов блоков обработки.

Под действием сигнала разрешения, поступающего с выхода блока 1 памяти на синхровходы селекторов каналов, на выходе 18 селектора 6 кана25 лов одного из блоков 3 выбора какалов обязательно устаавливается единичный сигнал разрешения, который поступает на входы элементов И 28„29 соответствующего блока обработки.

При этом цепь действия сигналов запроса от процессоров прерывается, т.к. на выходе элемента И 29 появляется нулевой сигнал. Таким образом, на время действия сигнала разреше35 ния по связи 18 ни один из процессоров не может осуществить захват локальной магистрали передачи счгналов. Если на шине 36 отсутствует сигнал занятости, то сигнал разреше40 ния проходит через элемент И 28.

Если же сигнал разрешения по связи

18 поступает в момент, когда локальная магистраль уже занята (на шине

36 — единичный сигнал), то, посколь45 ку длительность сигнала разрешения превьппает длительность цикла локальной магистрали, в момент снятия сигнала занятости в конце этого цикла сигнал разрешения проходит на выход элемен50 та И 28. С выхода элемента И 28 сигнал поступает на вход разрешения первого процессора рассматриваемого блока обработки и одновременно по связи 15 поступает на стробирующие

55 входы приемопередатчиков 4 и 5 соответствующего блока выбора каналов.

В результате информация с шин 12 и

11 через приемопередатчики 4,5 по связям 16,17 подается соответственно

1451713

10

55 на шины 30,31 локальной магистрали передачи сигналов блока 2 обработки.

Цепь распространения сигнала разрешения, поступившего на вход разрешения первого процессора 20 блока

2 обработки, устроена таким образом, что этот сигнал проходит на вход

45 записи блока 23 буферной памяти или на вход 43 операционного блока одного из процессоров (какого именно зависит от режима работы блока обработки) и разрешает запись данных в соответствующий блок с шин 30, 31 локальной магистрали передачи сигналов. По окончании действия сигнала разрешения локальная магистраль освобождается. Таким образом, процесс приема заявок на обработку совмещен в общем случае спроцессом обработки заявок (независимо от режима работы блоков обработки). Алгоритм работы системы при приеме заявок на обработку из блока 1 памяти показан на фиг. 10.

Работа блока обработки в режиме параллельной обработки заявок.

В этом режиме на один блок обработки назначаются каналы, характеризующиеся обработкой выборок по независимым алгоритмам.

Исходное состояние блока 2 обработки: все процессоры 20 свободны, блок 23 буферной памяти пуст (т.е. значение сигнала на выходе 48 равно "1", а на выходе 49 — "0"), значение сигнала на входе 14 задания режима работы равно "1". В этом случае каждый процессор вьщает сигнал запроса на выходе элемента ИЛИ 22, т.к. на выходе инвертора 26 сигнал и 1у равен 1 и он поступает на третий вход элемента ИЛИ 22. На первый вход этого элемента поступает сигнал

39 от блока 21 коммутации, который формируется из запросов последующих процессоров блока обработки. Сигнал разрешения, поступающий на вход первого процессора блока обработки, проходит последовательно через все блоки 21 коммутации и производит запись очередной заявки в блок 23 буферной памяти последнего процессора выставившего запрос.

При появлении в блоке 23 буферной памяти хотя бы одной заявки сигнал

"Пуст" на выходе 48 становится равным "0", поэтому сигнал опроса с выхода 46 операционного блока 24 (ко15

50 торый формируется операционным блоком 24 всякий раз, когда он освобождается от обработки очередной заявки) по связи 47 производит считывание очередной заявки из блока 23 буферной памяти и включает операционный блок 24 в работу. Одновременно заканчивается сигнач опроса, поступивший с выхода 46 операционного блока.

Если блок 23 буферной памяти пуст, то свободный процессор при отсутствии запросов от последующих процессоров может запускаться по связи 43, что позволяет производить прием заявки в операционный блок 24 непосредственно с шин 30, 31 локальной магистрали по сигналу разрешения. По номеру канала, считанному в операционный блок 24, определяется программа обработки заявки (номер первой выполняемой микрокоманды) . Если блок 23 буферной памяти заполнен, то сигнал,на выходе 49 этого блока становится равным "1", а на выходе

48 — "0". Поэтому сигнал на выходе элемента И 26 равен "0", что блокирует цепь прохождения сигнала разрешения на выход 45 блока 21 коммутации соответствующего процессора, т.е. цепь записи заявок в блок 23 буферной памяти этого процессора. При этом не формируется сигнал запроса по третьему входу элемента ИЛИ 22.

В этом случае по окончании обработки заявки операционный блок 24 выставляет сигнал опроса на выходе 46, который с помощью элемента И 27 формирует сигнал считывания из блока

23 буферной памяти и запуска операционного блока 24 (по связи 47), а с помощью элемента И 25 формирует сигнал запроса, не дожидаясь окончания цикла считывания из блока буферной памяти. Таким образом, в рассматриваемом случае осуществляется опережение запроса на "подкачку" блока буферной памяти (на один цикл считывания). Так как длительность обработки заявок в общем случае является величиной произвольной (случайной), то произвольной будет и последовательность включения процессоров 20 в работу по мере их освобождения. Тем самым обеспечивается непрерывность работы всех процессоров и отсутствие простоев в их работе при условии их непрерывной загрузки.

7 14517

15

25

ЭО

40

45 Формула изобретения

1. Адаптивная система обработки данных, содержащая блок памяти и

N-блоков обработки, о т л и ч а ющ а я с я тем, что, с целью увеличения пропускной способности системы за счет повышения степени распараллеливания процесса обработки входного потока данных, в систему введены N блоков выбора канала, каждый из которых содержит селектор каналов и два приемопередатчика, информационные входы-выходы первого и

Алгоритм работы блока обработки в режиме параллельной обработки представлен на фиг. 11.

Работа блока обработки в режиме последовательной обработки.

В этом режиме на один блок обработки назначаются каналы, которые характеризуются обработкой выборок по зависимым алгоритмам. При этом каждая заявка последовательно обслуживается в каждом процессоре блока обработки по частям, начиная с первого процессора этого блока.

Исходное состояние блока 2 обработки: все процессоры 20 свободны, блок 23 буферной памяти пуст (т.е. значение сигнала на выходе 48 равно

"1", а на выходе 49 — "0"), значение сигнала на входе 14 задания режима равно 0 . В этом режиме сигнал за проса на выходе каждого процессора

20 формируется так же, как и в параллельном режиме. Отличие состоит в том, что в последовательном режиме сквозная цепь прохождения запроса от предыдущего процессора к последующему от входа 42 на выход 39 блока 21 коммутации блокируется нулевым значением сигнала задания режима на входе 37 блока 21. Поэтому сигнал на первом входе 39 элемента

ИЛИ 22 всегда равен "0". Таким образом, запросы на выходе 13 блока обработки в последовательном режиме формируются только от первого процессора 20 этого блока обработки.

Появление сигнала разрешения на входе 38 разрешения блока 21 коммутации первого процессора инициирует запись заявки по связи 45 в блок 23 буферной памяти первого процессора

20 блока 2 обработки. Если блок буферной памяти первого процессора пуст в момент появления сигнала разрешения, то по связи 43 инициируется прием заявки с шин 30, 31 в операционный блок 24 первого процессора и ее обработка в нем. Если блок

23 буферной памяти не пуст, то сигнал опроса на выходе 46 первого процессора при его освобождении формирует сигнал по связи 47,,который запускает операционный блок 24, а также передает в него из блока 23 буферной памяти очередную заявку, которую блок 24 начинает обрабатывать по соответствующему алгоритму час13 S тичной обработки. При этом сигнал опроса с выхода 46 блока 24 снимается.

Блок 24 выполнения операций первой

ro процессора 20 блока 2 обработки, выполнив первую часть алгоритма обработки заявки, выдает с выхода обращения по связи 44 сигнал обращения в блок 21 коммутации. Если при этом на входе 42 запроса блока 21 имеется сигнал запроса от второго процессора, то блок 21 выдает с выхода 41 сигнал разрешения, поступающий на вход разрешения блока 21 второго процессора блока 2 обработки. По этому сигналу во втором процессоре происходят такие же действия, что и в первом процессоре. При этом в операционном блоке

24 второго процессора выполняются вторые части алгоритмов обработки заявки.

Аналогичным образом происходит работа остальных процессоров 20 блока 2 обработки в последовательном режиме. Алгоритм работы процессоров

20 блока обработки в режиме последовательной обработки показан на фиг. 12, Режимы работы блоков обработки устанавливаются от внешних устройств путем установки соответствующих сигналов на шинах 14 задания режима работы магистрали 7 задания режима работы системы, Таким образом, в системе может быть организовано несколько различных режимов обработки, что позволяет системе эффективно адаптироваться к входным потокам разной структуры. Логика формирования сигналов, управляющих работой процессоров 20 в нужном режиме блока 2 обработки реализуется в блоке

21 коммутации, а также в элементах

ИЛИ 22 и 25-27.

1451 второго приемопередатчиков каждого из N блоков выбора каналов подключены соответственно к входам-выходам данных и адреса блока памяти, информационный вход селектора каналов каждого из 1 блоков выбора каналов подключен к входу-выходу адреса блока памяти, выход разрешения которого подключен к синхровходу селектора каналов каждого иэ N блоков выбора канала, выход селектора каналов i-го блока выбора каналов (=1,...„N) подключен,к входу разрешения i-ro блока обработки, входы-выходы первого и второго приемопередатчиков i-ro блока выбора каналов подключены соответственно к входам-выходам данных и адреса i-ro блока обработки, выход разрешения которого подключен к входам разрешения первого и второго приемопередатчиков i-го блока выбора каналов, выход запроса каждого N блоков обработки подключен к входу запроса блока памяти, входы задания режима каждого из N блоков обработки являются соответствующими входами системы,ь,; группа входов1 выходов адреса, данных и управления каждого из N блоков обработки является входом-выходом системы.

2. Система по п, 1, о т л и ч аю щ а я с я тем, что блок обработки содержит L процессоров и два двухвходовых элемента И, причем первый вход первого элемента И и первый инверсный вход второго элемента И являются входом разрешения блока 1З 1О обработки, выход первого элемейта И подключен к входу разрешения первого процессора и является выходом запроса блока обработки, выход разрешения j-ro процессора является входом разрешения (j+1)-го процессора, выход запроса первого процессора является выходом запроса блока обработки, вход запроса j-ro процессора подключен к выходу запроса (j+1)-го процессора, входы задания режима каждого из L процессоров объединены между собой и являются выходом задания. режима блока обработки, входывыходы данных и адреса каждого из L процессоров соединены между собой и являются соответственно входами и выходами данных и адреса блока обработки, выходы сигналов запроса каждого из L процессоров соединены между собой и подключены к входу второго элемента И, выход которого подключен к входу захвата первого

25 процессора, выход ответа j -го процессора подключен к входу захвата (j+1)-го процессора, входы-выходы занятости каждого из L процессоров соединены между собой и подключены к второму инверсному входу первого элемента И, входы-выходы сигналов выдачи и приема каждого из L процессоров объединены между собой, входывыходы данных адреса, выдачи приема, занятости, выход запроса каждого из L процессоров и выход ответа L-го процессора являются соответствующими входами-выходами блока обработки.

1451713

1451713

1451713

5,й7

2f

21

2У

Cucmeeu коиинР Йока Я

1451 71 3 к1С л 15,27 юа бб

От пред йУМ 20 4517I3

«

=М ъ

4с

4а

3 .

4

1451713 к 66 ombb gamb orrr2f am27 (исмена иикрококан3

dircrra 65

6 гиеннан 3иааракка райты йюа К.Г

71

Замбии /12У

7t

77

73

Ц

79

Сигиа иа 3 бигиая на Я! 45I71 3

1451713

1451713

Составитель Б.Резван

Редактор И.Рыбченко Техред A.Êðàâ÷óê Корректор О.Кравцова

Заказ 7082/48 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4