Динамический дешифратор на мдп-транзисторах

 

Изобретение относится к импульсной технике и может быть использовано в импульсных интегральных схемах на МДП-транзисторах. Целью изобретения является повышение быстродействия и снижение входной емкости по адресным входам. На чертеже показаны адресные шины 1, входные шины 2 и 3, выходная шина 4, общая шина 5 и шина питания 6, входные адресные транзисторы 7-13. Дешифратор имеет более высокое быстродействие по сравнению с прототипом, что приводит к уменьшению времени выборки информации из ЗУ. Кроме того, дешифратор имеет меньшую входную емкость по адресным входам, так как входные адресные транзисторы работают в режиме повторителей. Этим исключается Миллировская емкость обратной связи и уменьшается влияние емкости затвор-канал-исток в течение переходного процесса. Снижение входной емкости дешифратора приводит к снижению мощности, потребляемой ЗУ. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 К 19/094

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

f10 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

llPH ГКНТ СССР (21) 4063778/24-21 (22) 29.04.86 (46) 07.05.89. Бюл. № 17 (72) А,Б.Однолько, А.Н.Бочков и С,И.Земцовский (53) 621.374 (088.8) (56) Патент США ¹ 4298960, кл. G 11 С 11/40, 1981.

Заявка Японии N- 54-27221, кл. Н 03 К 19/09, 1979. (54) ДИНАМИЧЕСКИЙ ДЕШИФРАТОР НА

МДП-ТРАНЗИСТОРАХ (57) Изобретение относится к импульсной технике и может быть использовано в импульсных интегральных схемах на

МДП-транзисторах. Целью изобретения является повышение быстродействия и снижение входной емкости по адресным входам. Н чертеже показаны адресные шины i входные шины 2 и 3, выходная шина 4, общая шина 5 и шина питания

6, входные адресные транзисторы 713. Дешифратор имеет более высокое быстродействие по сравнению с прототипом, что приводит к уменьшению времени выборки инФормации из ЗУ. Кроме того, дешифратор имеет меньшую входную емкость по адресным входам, так как входные адресные транзисторы работают в режиме повторителей, Этим исключается Миллировская емкость обратной связи и уменьшается влияние емкости затвор — канал †ист в течение переходного процесса. Снижение входной емкости дешифратора приводит к снижению мощности, потребляемой ЗУ.

1 ил.

1478 321

Изобретение относится к электронике и может быть использовано в импульсных интегральных схемах на МДП транзисторах.

Цель изобретения — повышение быстродействия и снижение входной емкости по адресным входам.

На чертеже представлена схема динамического дешийратора на ИДП-тран- !О зисторах.

Динамический дешифратор содержит адресные шины 1, первую 2 и вторую 3 входные шины, выходную шину 4, общую шину 5 и шину питания 6, входные ад- 15 ресные транзисторы 7, первый 8, второй 9, третий 10, четвертый 11, пятый 12 и шестой 13 транзисторы, входные адресные транзисторы включены параллельно, их стоки подключены к 20 шине питания, затворы — к входным адресным шинам, истоки — к стокам первого и шестого транзисторов, затворам второго и пятого транзисторов, затвор первого транзистора подключен к первой входной шине, его исток — к общей шине, сток второго транзистора подключен к истоку третьего и затвору четвертого транзисторов, затвор третьего транзистора

30 подключен к первой входной шине, его сток — к шине питания, исток четвертого транзистора, сток пятого и зат-. вор шестого подключены к выходной шине 4, сток четвертого транзистора подключен к второй входной шине, истоки второго,.пятого и шестого транзисторов подключены к общей шине.

Динамический дешифратор работает следующим образом. 40

В исходном состоянии напряжение на входных адресных шинах, а также на второй входной шине соответствует логическому нулю, на первой входной шине — логической единице. При этом 45 на затворах транзисторов 9 и 12 напряжение равно напряжению общей шины, и они закрыты, затвор транзистора 11 предзаряжается до напряжения питания через открытый транзистор 10, напряжение выходной шины соответствует напряжению второй входной шины и равно логическому нулю.

С приходом на первую входную шину

2 логического нуля транзисторы 8 и

10 закрыьаются. В случае прихода логической единицы на одну из адресных шин через истоковый повторитель входного адресного транзистора заряжае ются затворы транзисторов 9 и 12, они открываются и обнуляется затвор транзистора 11, Входной сигнал второй входной шины не проходит на выходную шину.

В случае, если напряжение на всех адресных шинах равно логическому нулю, то положительный сигнал второй входной шины проходит через открытый транзистор 11 на выходную шину, При этом открывается транзистор 13 и поддерживает потенциал общей шины на затворах транзисторов 9 и 12, препятствуя открыванию этих транзисторов, при Аормировании положительного сигнала на выходной шине из-за паразитной емкостной связи стока с затвором.

Предлагаемый дешифратор имеет более высокое быстродействие по сравнению с известным, поскольку положительный сигнал второй входной шины непосредственно через открытый транзистор 11 проходит на выходную шину, при этом транзистор 11 работает в режиме с плавающим затвором, т.е. при прохождении сигнала на его затворе создается напряжение вольт-добавки, дополнительно открывая транзистор 1 1, что и уменьшает задержку сигнала. Более того, в сравнении с известным дешиАратором исключается задержка сигналя ня инверторе выходного Аормировятеля.

ДешиАрятор является одним из основных элементов интегральной схемы памяти и повышение его быстродействия приводит к уменьшению .времени выборки информации из 8У. Кроме того, уменьшается входная емкость по адресным входам. Поскольку входные адресные транзисторы работают в режиме истоковых повторителей, то исключается

Миллировскяя емкость обратной связи и уменьшается вклад емкости затворканал, истбк в течение переходного процесса. Снижение входной емкости дешийрятора обуславливает снижение потребляемой мощности ЗУ. о р м у л а изобретения

Динамический дешиАратор на ЩПтранзисторах, содержащий входные адресные шины, первую и вторую входные шины, BblxoJTHg ю шину, общую шину и шину питания, входные ядреснь1е транзисторы, первый, второй, третий, чет1478321

Составитель И.Горелов

Редактор Н.Лазаренко Техред М.Ходанич Корректор Т.Малец

Заказ 2372/54 Тираж 885 Подписное

ННИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауша кая наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 вертый, пятый транзисторы; входные адресные транзисторы включены параллельно, их затворы подключены к соответствуюним входным адресным шинам, истоки — к стоку первого транзистора и затвору второго транзистора, затвор первого транзистора подключен к первой входной шине и затвору третьего транзистора, сток второго транзистора — к истоку третьего и затвору четвертого транзисторов, сток третьего транзистора — к шине питания, исток четвертого транзистора подключен к выходной шине и стоку пятого транзис- 15 тора, исток пятого транзистора — к общей шине, о т л и ч à ю г u A с я тем, что, с целью повышения быстродействия и уменьшения потребляемой моцности за счет снижения входной емкости по адресным входам, в него введен шестой транзистор, затвор которого подключен к выходной шине, исток — к обг(ей шине, сток — к затворам второго и пятого транзисторов, при этом стоки входных адресных транзисторов подключены к шине питания, истоки первого и второго транзисторов — к обшей шине, сток четвертого транзистора подключен к второй входной шине.