Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике. Цель изобретения - повышение надежности устройства за счет возможности коррекции четных ошибок любого многоразрядного запоминающего элемента одного из накопителей и обнаружения некоторых типов многократных ошибок в одинаковых разрядах обоих накопителей. Устройство содержит накопители 1 и 2, состоящие из многоразрядных запоминающих элементов 3, блоки сравнения 4, блоки инвертирования 7, блок контроля 10, блок задержки 11, блок управления 12, блок табличного декодирования 13. В устройство введен блок табличного декодирования для дешифрации результатов поразрядного сравнения информации, считываемой из основного и дублирующего накопителей, для определения и коррекции ошибок одного из многоразрядных запоминающих элементов, на основе которых строятся накопители устройства. 1 ил.

СОЮЗ ССНЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН ()9) (11) (бц 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

"сългз p @ ( Я

1Ф

1б

f7

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

IlPH ГКНТ СССР

К А BTOPCKOMV СВИДЕТЕЛЬСТВУ

1 (21) 4230695/24-24 (22) 16.02.87 (46) 15.08.89. Бюл. N- 30 (72) Б.В. Барашенков (53) 681 .327.6(088.8) (56) Авторское свидетельства СССР

:11 696545, кл. С 11 С 29/00, 1977.

Авторское свидетельство СССР Ф 1251188, кл. G 11 С 29/00, 1985.

2 (54) ЗАПОМИНАЮШЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике. Цель изобретения — повышение надежности устройства за счет возможности KOppeKIIHH четных ошибок любого многоразрядного запоминающего элемента одного иэ накопителей и обнаружения некоторых

3 !5011 типов многократных оШибок в одинаковых разрядах обоих накопителей, Устройство содержит накопители 1 и 2, состоящие из многоразрядных запоми5 нающих элементов 3, блоки сравнения

4, блоки инвертирования 7, блок контроля 10, блок задержки 11, блок управления 12, блок табличного декодирования 13. В устройство введен

71

4 блок табличного декодирования для дешифрации результатов поразрядного сравнения информации, считываемой иэ основного и дублирующего накопителей, для определения и коррекции ошибок одного из многоразрядных запоминающих элементов, на основе которых строятся накопители устройства. 1 ил.

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам (ЗУ)

Цель изобретения — повышение надежности устройства за счет возмож- 20 ности коррекции четных ошибок в пределах одного многоразрядного запоминающего элемента одного из накопителей и обнаружения некоторых типов многократных ошибок в одинаковых 25 разрядах обоих накопителей.

На чертеже приведена .структурная схема устройства.

Устройство содержит накопители 1 и 2 информации, состоящие из много- 30 разрядных элементов 3, например, БИС ЗУ с байтовой организацией, блоки

4 сравнения, состоящие из элементов

5 сравнения мультиплексора 6, аналогичные известному блоки 7 инвертирования 7, состоящие из элемента

KIN 8 и элемента неравнозначности

9, блок 10 контроля, выполненный на сумматоре по модулю два, блок ll задержки, блок !Z управления, анало- 40 гичный известному, блок 13 табличного декодирования, выполненный например, в виде микросхемы, ПЗК К1 809РЕ1, шины. входные числовые 1 4, вьжодные числовые 15, обращения 16, записичтения 17, адресные .18, ответа 19. Устройство работает следующим образом.

На адресные, входные. числовые, признака записи-чтения и обращения шины 18,14,17,16 соответственно внешними устройствами задаются коды адреса, числа, сигнал обращения и признака "Запись-чтение".

Предполагается что при операции

"Запись" состояние выходных числовых шин 15 соответствует сигналам "0"," а при операции "Чтение" сигнала "0" установлены на входных числовых шинах 14, количество числовых разрядов и накопителей 1 и 2 четно, количество числовых разрядов m многоразрядных элементов одинаково для обоих накопителей.

В режиме"Запись" в накопителе 1, числовые входы которого связаны входными числовыми шинами 14 непосредственно, записывается прямой код поступающей информации.

Код числа, записываемый в накопитель 2, числовые входы которого связаны с входной числовой шиной 14 через блоки 7 инвертироварования 7, зависит от значения суммы по модулю два (четности) информации входных числовых шин 14.

При четном количестве единиц, в коде числа на шине 14, т.е. равенстве нулю их .суммы по модулю два, на числовые входы накопителя 2 от блоков инвертирования 7 подается обратный код числа, при нечетном — прямой код.

Сумма по модулю два (признак четности) вырабатывается блоком контроля

10 (схема свертки по модулю два),выходной сигнал которого используется блоком 12 управления для образования сигнала инвертирования на управляющих входах элементов 9 неравнозначности, на информационные входы которых поступают код записываемого числа с шин входных числовых 15 через элементы KlH 8. При сигнале "Чтение" на шине 17 записи-чтения коды чисел, считываемые из многоразрядных элементов 3 накопителей 1 и 2 снимаются поразрядно элементами 5 сравнения блоков 4. Блок контроля 10 образуют значение суммы по модулю два кода числа, считываемого из накопителя 2, и выходных сигналов элементов 5 сравнения и сигнал с выхода блока анализируется блоком 1 3 табличного декодирова1501171 ния, входы которого свя заны с выходами элементов 5 сравнения-, блока 10 контроля и блока 12 управления, связанного с выходом блока контроля !О и числовыми выходами блока 13 табличного декодирования. Комбинация сигналов 00, 01, 10, 11 на первом и втором выходах блока 13 соответствует четырем состояниям устройства: устройство исправно, накопитель 1 неисправен (ошибка на выходе накопителя 1), накопитель 2 неисправен (ошибка на выходе накопителя 2), устройство неработоспособно.

Указанные четыре комбинации выходных сигналов блока 13 в случае выполнения этого блока на.основе микросхемы ПЗУ записаны в ПЗУ по адресам, коды которых образуют четыре соответствующих множества А,, А, А, А, определяемые следующим образом:

А о — двухэлемен ное множество (n+1)-разрядных кодов, содержащих ноль (единицу)в (п+1) разряде, являющегося выходом блока контроля 10 и единицы (нуля) в остальных и разрядах, являющихся выходами элементов сравнения 5

 — множество (n+!)-разрядных

<, кодов, содержащих единицу или ноль в (и+1) разряде, хотя бы две единицы (нуля) в разрядах, которым соответствуют выходы элементов 5 сравнения, связанных с первыми входами только с одним их многоразрядных элементов 3 накопителя 1 и нуля (единицы) в остальных разрядах,  — множество (n+1)-разрядных ко2 дов, содержащих единицу или ноль в (n+1) разряде, хотя бы две единины (нуля) в разрядах, которым соответствуют выходы элементов сравнения, связанных вторыми входами только с одним из многоразрядных накопительных элементов 3 накопителя 2 и нули (единицы) в остальных разрядах, В (B ) множество кодов, содержащих единицу в (и+1) разряде, а

45 также нули и единицы в остальных и разрядах, причем количество единиц (нулей) не5 четно и меньше n/2;

В (В ) — множество (и+1)-разрядных

6 кодов, содержащих ноль в (и+1) разряде, а также нули и единицы.в остальных и разрядах, причем количество нулей (единиц) нечетно и мень— ше nf2.

Множества В и В соответствуют многократным ошибкам при чтении, в

15 том числе и четным, информации одного из многоразрядных элементов 3 накопителей 1 и 2 соответственно.

Множества В,В H (B<,B ) ветствуют ошибкам нечетной кратности

20 при чтении информации первого (второго) накопителя 1,2 с произвольным распределением ошибок по его многоразрядным элементам, 3. Объединения

А В В и А Р В Вб об— разуют множества А, и А, соответ— ствующие ошибкам при чтении информации накопителей 1 и 2, которые допускают их декодирование блоком табличного декодирования 13, как при

30 нечетном, так и четном количестве ошибок.

Полное кодовое множество А (и+!) разрядных кодов на адресных входах блока 13 табличного декодирования яв35 ляется объединение А = Л V A

А. — кодовое множество, соответствующее конфигурации ошибок, не допускающей декодирования, т.е. неработоспособ40 ному устройству, при правильном считывании информации из накопителей 1 и 2 (n+1) разрядные коды на входах блока 13 табличного декодирования соответствуют множеству А,, блок 13 на своих числовых выходах образует код (00) . Блок управления 12 формирует на входах мульти50 плексоров 6 блоков 4 сигналы, пропускающие на выходные числовые шины 15 устройства информацию с выходов накопителя 1, а блок 1! задержки об55 разует сигнал ответа устрой ства на шине !9 ответа,соответствующий правильной информации на выходных числовых шинах 15 °

l 501 l 7 l

При неисправностях устройства, приводящим к ошибкам считываемой из накопителей 1 и 2 информации блок 13 определяет принадлежность кода на своих адресных входах к одному иэ непересекающихся множеств А <, А, Аэ, формируя соответствующие сигналы в блок 12 управления, Блоком 12 управления производится 10 дешифрация состояний устройства анализом выходных сигналов блока 13.

При наличии ошибок, допукающих коррекцию (коды 0,1 10) на выходе блока 13), блоком 1 2 производится 15 формирование сигналов на управляющих входах мультиплексоров 6 и блоков 7 инвертирования, что обеспечивает коммутацию на выходные число" вые шины 15 информации с выхода на- 20 копителя с правильной информацией, которая при необходимости инвертируется блоками 7 инвертирования, так как информация с четным количеством единиц записывается и считывается из накопителя 2в обратном коде. Блок 11 задержки задерживает сигнал ответа на шине 19 на время коррекции информации. При наличии ошибки, не допускающей коррекции (код (11) на вы- 30 ходе табличного декодирования 13), блок 13 управления блокирует выдачу сигнала ответа на шину ответа 18.

В связи с возможностью анализа результата сравнения информации накопителей 1, 2 (совпадения или несовпадение) и значение четности информации накопителя, вырабатываемой блоком 10 контроля, предлагаемое устройство в отличие от известного 40 позволяет обнаруживать четное количество ошибок типа инвертирования всех разрядных бит, например, вследствие неисправности схем блока управления . Ошибки обоих накопителей 45 в одинаковых разрядах некоторого адреса также обнаруживаются, если количество ошибок при этом в каждом накопителе нечетное.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее первый и вто рой накопители, каждый из которых состОит из мнОГОраэрядных запОминающих элементов и имеет информационную разрядность L = k mE(rpe m = 2,3,4разрядность запоминающих элементов, k = i 2, 3... — коэффициент), адресные входы и входы записи и разрешения обращения запоминающих элементов объединены и являются соответственно. адресными входами и входами записи и разрешения обращения устройства, блок управления, блок контроля, блок задержки,блоки поразрядного сравнения, блоки инвертирования, первые входы которых соединены с информационными входами запоминающих элеме нтов пе рвого накопителя и являются информационными входами устройства, i-й информационный вход и i-й информационный выход j-ro запоминающего элемента первого накопителя соединены соответственно с первыми входами

n-ro блока инвертирования и и-ro блока поразрядного сравнения (где

=1,2... m, j -=1,2...,k ш, и

= (j 1) ° m+i), первые выходы блоков поразрядного сравнения являются информационными выходами устройства, вторые входы блоков поразрядного сравнения соединены с первым выходом бло— ка управления, второй и третий выходы которого соединены соответственно с вторыми входами блоков инвертирования и с первым входом блока задержки, второй вход которого подключен к входу разрешения обращения устройства, выход блока задержки является выходом готовности устройства, входы блока контроля соединены с первыми выходами блоков инвертирования, выход блока контроля соединен с входом сигнала четности блока управления, вход записи которого является одноименным входом устройства, о т л и ч а ю— щ е е с я тем, что, с иелью повышения надежности устройства, в него введен блок табличного декодирования, входы которого соединены с вторыми выходами блоков поразрядного сравнения и с выходом блока контроля, выходы блока табличного декодирования соединены с входами кода ошибки блока управления, -й информационный вход и i-й информационный выход j-ro запоминающего элемента второго накопителя соединены соответственно с вторым выходом S-го блока инвертирования и четвертым входом S-го блока сравнения и с третьим входом S-го блока инвертирования и с третьим входом S-го блока сравнения (где j = 1...m, = 1,...k-m), 15011 71

Составитель А. Еремеев

Редактор M. Недолуженко Техред M,Дидык Корректор R. Кабаций

Заказ 5952 Тираж 558 Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 (i-1) m

j пт+ 1+ 2m

j = 2m+1-;3m

j = (k-1)m+1-:km