Устройство для защиты памяти
Изобретение относится к вычислительной технике и может быть использовано для защиты ячеек памяти от несанкционированного обращения к ним. Целью изобретения является расширение области применения устройства за счет обеспечения возможности управления количеством видов разрешенных операций с памятью для программы пользователя. Устройство состоит из трех дешифраторов 1,2,3, из двух блоков 4 и 5 регистров, двух блоков 8 и 9 элементов И, регистра адреса 10, пяти элементов ИЛИ 11-15, элемента задержки 16, триггера 17. 3 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК цц 4 G 06 F 12/14
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А STOPCHOIVIV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
1 (21) 4369638/24-24 (22) 26.01.88 (46) 15.09.89. Бюл. ¹ 34 (72) А.А.Обухович и Г.А.Семавин (53) 681.325(088.8) (56) Авторское свидетельство СССР
¹ 552641, кл. G 11 С 29/00, 1978.
Авторское свидетельство СССР № ?47342, кл. G 11 С 29/00, 1975.
Авторское свидетельство СССР №- 1003673 кл. G 11 С 29/00, 1981. (54) УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ПАМЯТИ (57) Устройство относится к вычисли„„SU„„) 5Î8216 А1
2 тельной технике и может быть исполь= зовано для защиты ячеек памяти от несанкционированного обращения к ним.
Целью изобретения является расширение области применения устройства за счет обеспечения возмоЖности управпения количеством видов разрешенных операций с памятью для программы пользователя. Устройство состоит из трех дешифраторов 1,2,3, из двух блоков 4 и 5 регистров, двух блоков 8 и 9 элементов И, регистра адреса 10, пяти элементов ИЛИ ll - 15 элемента задержки 16, триггера 17. 3 ил.
Элемент 16 задержки обеспечивает задержку сигнала установки в нулевое
45 состояние регистра 10 адреса на время,, которое устанавливается исходя из следующего неравенства: где T
3 1508216
Изобретение относится к вычислительной технике и.может быть использовано для защиты ячеек памяти от несанкционированного обращения к ним.
Цель изобретения — расширение области применения устройства за счет обеспечения возможности управления количеством видов размещенных операций с памятью для программы пользователя.
На фиг. I изображена схема устройства для защиты памяти; на фиг. 2— схема первого блока регистров; на фиг. 3 — схема регистра адреса. 15
Устройство содержит первый 1, второй 2 и третий 3 дешифраторы, первый 4 и второй 5 блоки регистров, первый 6 и второй 7 блоки триггеров, первый 8 и второй 9 блоки элементон 20
И, регистр 10 адреса, с первого по пятый элементы ИЛИ 11 — 15, элемент
16 задержки, триггер 17, вход 18 индентификатора устройства, вход 19 адреса устройства, вход 20 кода операции устройства, адресные выходы 21 и управляющий выход 22.!
Первый дешифра тор 1 пр една знач ен для выбора из блоков 4 и 5 регистров тех регистров кодов,цопускон и кодов операций, которые соответствуют введенному по первому входу 18 идентификатору.
Первый блок 4 регистров предназначен 35 для хранения кодов допусков к ячейкам ,памяти. Блок 4 состоят из m регистров, каждый из которых хранит код, определяющий допуск для определеннного пользователя при его ра- 40 боте с определенной программой.
Наличие единицы в каком-либо раз.ряде регистра соответствует наличию разрешения на обращение к определенной ячейке памяти. Блок 4 регистров может быть выполнен по схеме, представленной на фиг. 2, и содержит m регистров 23, где m — - количество используемых идентификаторов, m элементов ИЛИ 24, вход 25 записи в регистры 23 кодов допусков к ячейкам памяти„ вход 26 сигнала разрешения записи кодов допусков, вход 27 сигнала обнуления регистров 23 при необходимости смены действующих кодов допусков к ячейкам памяти, п первых элементов И 28, где и — количество защищаемых ячеек памяти, п триггеров
29 и и вторых элементов И 30.
Второй блок 5 регистров предназначен для хранения. кодов разрешения, использования различных видов операций с ячейками памяти. Блок 5 состоит из
m регистров, каждый из которых хранит код, определяющий опрецеленные операции с памятью для определенного пользователя при его работе с определенной программой. Наличие единицы н ячейке регистра соответствует наличию разрешения на выполнение определенного ница операции с памятью. Второй блок 5 регистров может быть выполнен аналогично блоку 4 регистров (фиг. 2). В этом случае n — количество видов операций с ячейками памяти.
Регистр 10 адреса предназначен для приема кода адреса, по которому пришел запрос на обращение. Выходы регистра 10 адреса, являясь адресными выходами 21 устройства, подаются далее через дешифратор на накопительные элементы запоминающего устройства для выбора требуемых ячеек (дешифратор и накопительные элементы на фиг. 1 не показаны).
Регистр 10 адреса может быть выполнен по схеме, представленной на фиг. 3, и содержит: k триггеров 31, где k — разрядность кода адреса, и
k элементов И 32.
Первый блок 6 триггеров предназначен для выдачи единичных сигналов на первые входы соответствующих элементов И блока 8 элементов И.
Второй блок 7 триггеров служит для ныдачи единичных сигналон на первые входы соответствующих элементов И блока 9 элементов И. период между поступлениями кодов адресов на вход уст ройства; длительность задержки сигнала элементом 16 задержки; задержка в прохождении сигнала. через элемент И блока 8;
)6 б и второго 5 регистров., При этом из соответствующего идентификатора регистра блока 4 в. первый блок 6 триггеров переписывается код допуска к ячейкам памяти, а из соответствующего идентификатора регистра блока 5 во второй блок 7 триггеров код разрешенных операций, На входы
20 кода операции устройства поступает код операции, который с задержкой, равной времени срабатывания дешифратора 3, элемента И блока 9, элемента ИЛИ 14 и триггера 17, стробирует блок 8 элементов И, На входы
19 адреса устройства поступает код запрашиваемой ячейки памяти. Сигнал с входов 20 устройства через второй элемент ИЛИ 12 поступает на первый (нулевой) вход триггера 17. Триггер
17 устанавливается в исходное (нулевое) состояние. Дешифратор 3 в соответствии с кодом операции формирует на соответствующем выходе сигнал, который поступает на второй вход соответствующего элемента И во втором блоке 9 элементов И, Если операция может быть разрешена при выполнении программы пользователя, то на втором входе элемента И при.сутствует разрешающий сигнал с соответствующего триггера втораг0 блока
7 регистров и сигнал от третьего дешифратора 3 поступает через элемент И блока 9 и чeòâåðòûé элемент
ИЛИ 14 на второй единичный вход триггера 17. Триггер 17 переключается. При этом сигнал с его выхода поступает на вторые входы элементов
И блока 8. Если операция запрещена, то сигнал на ервом входе элемента
И блока 9 отсутствует и, следовательно, триггер 17 остается в исходном состоянии, т.е. элементы И первого блока 8 элементов И закрыты по второму входу.
На входы 19 устройства поступает код запрашиваемой ячейки памяти.
Этот код записывается в регистр 10 адреса и поступает на входы второго дешифратора 2. На соответствующем выходе второго дешифратора 2 появляется сигнал, который поступает
5,на третий вход соответствующего
55 элемента И блока 8 элементов И и через пятый элемент ИЛИ 15
5 15082 — длительность считывания кода адреса из регистра 10 адреса.
На вход 18 идентификатора устройства поступает идентификатор, имеющий два поля, где поле а является идентификатором пользователя, а поле о идентификатором программы.
На входы 19 адреса устройства bio- 10 ступает код запрашиваемой ячейки памяти.
На входы кода операции 20 устройства поступает код операции.
Выход 21 является адресным выхо- 15 дом устройства.
Выход 22 является управляющим выходом устройства, по которому в устройство управления ЦВИ сообщается о корректности обращения памяти. 20
Устройство работает следующим образом.
При подготовке устройства к работе s регистры первого блока 4 регистров записываются коды допуска к ячей- 25 кам памяти, причем каждый регистр содержит код, определяющий допуск для определенного пользователя при его работе.с определенной программой, а в регистры второго блока 5 регистров 30 записываются коды разрешения использования различных видов операций с ячейками памяти, причем каждый регистр содержит код, определяющий разрешение операции с памятью для определен- 35 ного пользователя при его работе с определенной программой. Наличие единицы в ячейке регистра соответствует наличию разрешения на обращение к определенной ячейке памяти (для ре- 40 гистров блока 4) или наличию разрешения на выполнение определенного вида операции с памятью (для регистров блока 5).
В исходном состоянии в блоках 4 45 и 5 записаны соответствующие коды, а состояние других элементов памяти устройства (регистр 10 адреса, блоки
6 и 7 триггеров, триггер 17) может быть произвольным.
При поступлении идентификатора сигналом с выхода третьего элемента ИЛИ 13 блоки 6 и 7 триггеров устанавливаются в исходное состояние ("0" на единичных выходах всех триггеров), а на соответствующем выходе .первого дешифратора 1 появляется сигнал, который поступает на соответствующие входы первого 4 и элемент 16 задержки поступает на третий вход регистра адреса 10, 1508216
Пятый элемент ИЛИ 15 и элемент 16 задержки предназначены для разнесения во времени процессов считывания кода адреса из регистра 10 адреса
5 и стирания кода адреса в регистре 10 адреса, осуществляемого по завершении цикла анализа корректности (разрешено или запрещено) обращения к памяти.
Сигнал на выходе элемента И.из блока 8 элементов И появляется только при наличии разрешающих сигналов на его первом входе (сигнал разрешения на обращение к данной ячейке памяти для данного пользователя при 15
его работе с данной программой от соответствующего триггера блока 6 триггеров) и втором входе (сигнал разрешения на выполнение операции данного вида при выполнении данной программы данного пользователя от триггера 17). Этот,сигнал через элемент ИЛИ 11 поступает на второй вход регистра 10 адреса, при этом считывается его содержимое на адресный 25 выход 21 устройства и управляющий выход 22 устройства, сообщая устройству управления UBN о корректности обращения к памяти. При невыполнении любого из двух условий (вид операции 39 разрешен и допуск к ячейке памяти разрешен) сигнал на выходе первого блока 8 элементов И не появляется.
Следовательно, на управляющем выходе устройства 22 сигнал не появляется и код адреса не считывается из регистра 10 адреса на адресный выход 21 устройства, а по сигналу от элемента 16 задержки этот код стирается из регистра 10 адреса, т.е. несанк- 40 ционированное обращение к ячейке памяти предотвращается.
Формула из обретения
Устройство для защиты памяти,. содержащее первый блок регистров, первый блок. триггеров, первый блок элементов И, первый элемент ИЛИ, триггер, регистр адреса, два дешифратора, причем входы первого дешифратора являются входами идентификатора. устройства, а выходы соединены с информационными входами первого блока регистров выходы данных первого
У 5 .блока регистров соединены с соответствующими входами установки триг-. геров первого блока триггеров, прямые выходы триггеров первого блока триггеров соединены с первыми входа.— ми первого блока элементов И, вторые входы которого соединены с прямым выходом триггера, третьи входы перного блока элементов И соединены с выходами второго дешифратора, входы которого соединены с информационными входами регистра адреса и являются адресными входами устройства, выход регистра адреса является адресным выходом устройства, выходы первого блока элементов И соединены с входами элемента ИЛИ, выход которого соединен с входом разрешения выдачи адреса регистра адреса и является управляющим выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения путем обеспечения возможности управления количеством видов разреШенных операций с памятью для программы пользователя, в него введены второй блок регистров, второй блок элементов И, второй блок триггеров, с второго по пятый элементш
ИЛИ, элемент задержки и третий дешифратор, входы которого соединены с входами второго элемента ИЛИ и образуют вход задания кода операции устройства, информационные входы второго блока регистров соедрнены с соответствующими выходами первого дешифратора, выходы данных второго блока регистров соединены с соответствующими входами установки триггеров второго блока триггеров, а прямые выходы — с первыми входами второго блока элементов И, вторые входы которого соединены с соответствующими выходами третьего дешифратора, входы третьего элемента ИЛИ соединены с входами идентификатбра устройства, выход третьего элемента
ИЛИ соединен с входами сброса первого и второго блока триггеров, входы четвертого элемента ИЛИ соединены с выходами второго блока элементов И, выход четвертого элемента ИЛИ. соединен с входом установки триггера, вход сброса которого соединен с выходом второго элемента ИЛИ, входы пятого элемента ИЛИ соединены с выходами второго дешифратора, выход пятого элемента ИЛИ соединен через элемент задержки с входом сброса регистра адреса.
15082! 6
