Процессор для мультипроцессорной системы

 

Изобретение относится к вычислительной технике и может быть использовано для создания многопроцессорных вычислительных систем. Целью изобретения является повышение производительности за счет сокращения времени ожидания общей шины при доступе к одним и тем же элементам памяти. Цель достигается тем, что процессор дополнительно содержит формирователь импульсов 8, сдвиговый регистр 12, мультиплексор 7, элементы И 17, 19 и 20, элементы ИЛИ 21-23, элементы НЕ 24-26, что позволяет процессору осуществлять пассивный доступ к памяти в том случае, если другой, активный, процессор обращается по тому же адресу. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!! 4 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

:В

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 43230! 5/24-24 (22) 30.!0,87 (46) 23. 10. 89. Бюл. М 39 (71) Институт кибернетики им. В. M. Глушкова (72) А. И. Зайончковский (53) 681.325 (088.8) (56) Патент ЕПВ М 0032182, кл. Г 06 F 13/00, опублик. 1981

Авторское свидетельство СССР

У 1295410, кл. G 06 F 15/16, 1985. (54) ПРОЦЕССОР ДЛЯ МУЛЬТИПРОЦЕССОРНОЙ

СИСТЕМЫ (57) Изобретение относится к вы— числительной технике и может быть

„„SU„„1517035 А 1

2 использовано для создания многопроцессорных вычислительных систем. Целью изобретения является повышение производительности за счет сокращения времени ожидания общей шины при доступе к одним и тем же элементам памяти. Цель достигается тем, что процессор дополнительно содержит формирователь импульсов 8, сдвиговый регистр

12, мультиплексор 7, элементы И 17, 19 и 20, элементы ИЛИ 21 — 23, элементы НЕ 24 — 26, что позволяет процессору осуществлять пассивный доступ к памяти в том случае, если другой, активный, процессор обращается по тоt му же адресу. 5 ил.

151 7035

15

25

35

55

Изобретение относится к вычислительной технике и может быть использовано для создания многопроцессорных вычислительных систем.

Целью изобретения является повышение производительности за счет сокращения времени ожидания общей шины при доступе к одним и тем же элементам памяти.

На фиг. l представлена функциональная схема процессора; на фиг.2временная диаграмма активного чтения памяти; на фиг.3 — временная диаграмма пассивного чтения памяти во время активного чтения другим процессором; на фиг . 4 — временная диаграмма пассивного чтения по время активной записи другим процессором; на фиг. 5 — временная диаграмма пассивной записи во время активного чтения памяти другим процессором.

Процессор содержит операционный блок — микропроцессор 1, коммутатор

2 адреса, комму-татор 3 данных, коммутаторы 4 — 6 управления, мультиплексор 7, формирователь 8 импульсов, схему 9 сравнения, триггеры 10

11, сд«иговый регистр 12, элементы И 13 — 20, элементы ИЛИ 21 — 23, "-лементы НЕ 24 — 26, адресные выходы 27 микропроцессора, выход 28 элемента И 13, выход 29 сигнала "Обмен" микропроцессора, выход 30 сигнала

Внбор внешнего устройства" микропроцессора, выход 31 сигнала "Выбор памяти" микропроцессора, выход 32 сигнала Чтение/запись" микропроцес1 сора, входы-выходы ЗЗ данных микропроцессора, вход 34 сигнала "Готовность" микропроцессора, выход 35 сигнала "Запуск шины", вход Зб сигна ла Разрешение доступа к шине

«ход-выход 37 сигнала "Шина занята", «ход-выход 38 сигнала "Готовность" входи 39 и 40 синхронизации, выход 4

<игнала "Выбор внешнего устройства"

«ход-выход 42 сигнала "Выбор памяти" вход-выход 43 сигнала "Чтение/запись входы-выходы 44 адреса и входы-выходы 45 данных.

Процессор работает следующим образом.

Для обращения микропроцессор 1 задает на адресных выходах 27 код, на управляющем выходе 30 либо 31 с пиал низкого уровня, интерпретирую щий код адреса в качестве номера уст ройcòâë ввода-вывода или ячейки памя ти, а на управляющем выходе 32 — сигнал направления передачи слова информационными входами-выходами 33 ("Чтение" — при уровне логической 1" и

Запись" — при уровне логического

"0" сигнала).

Определение группы выставляемых на адресных выходах 27 кодовых комбинаций, воздействуя значениями старших позиций адресного слова на элемент И 13, вызывают установленные на выходе 28 потенциала низкого либо высокого уровня. Первый из них связывается с доступом к приемнику-источнику информации, коммутированному непосредственно на информационные входы-выходы 33, т.е. к личному ресурсу, второй — с доступом к внешним ресурсам.

В отсутствие цикла обращения пассивный сигнал (логическая 1 ) с управляющего выхода 29 микропроцессора блокирует элемент И 14 от срабатывания и удерживает триггеры 10 и

11 в нулевом состоянии. Формируемый элементом ИЛИ 23 уровень логического "0" через элемент HE 24 допускает установление произвольного уровня сигнала на внешнем входе-выходе 37 режима и устанавливает копию состояния внешнего входа-выхода 43 на входе элемента И 17 копии состояний внешних адресных входов-выходов 44— на входах схемы 9 сравнения и копию состояния внешего входа-выхода 42 на первом информационном входе мультиплексора 7 и инверсном входе элемента И 15.

Одновременное присутствие низкого уровня на обоих инверсных входах элемента И 15 обуславливает его срабатывание и разрешение схемы 9 сравнения.

Результат сравнения поступает на информационный вход триггера 11 и вход элемента И 16. Уровнем сигнала с управляющего выхода 32 микропроцессора устанавливается передача на вход формирователя 8 импульсов состояния первого информационного входа мультиплексора 7 (при логическом "0" на управляющем входе) либо состояния второго информационного входа — обратного кода внешнего входа-выхода 38 готовности.

Вхождение в цикл обращения сопровождается установлением низкого уровня на управляющем выходе 29 микропро- цессора 1 и вызывает совместно с сиг1517035 налом того же уровня на вьпсоде элемента ИЛИ 23 при наличии потенциала высокого уровня на сигнальной линии (выход 28) формирование элементом

И 14 логической "1" на первом входе элемента ИЛИ 21 и на внешнем выходе

35 запроса, В случае поступления логической

"1", например, от арбитра общей информационной шины на внешеий вход 36 разрешения и при установлении высокого потенциала (соответствует ситуации "Общая информационная шина свободна") на внешнем входе-выходе 37 режима элементом И 19 задается сигнал логической "1" на информационном входе триггера 10. Нарастание фронта сигнала Фl на синхронизирующем входе указывает триггеру 10 переход в единичное состояние. Появление высокого потенциала на внешнем входе-выходе 37 режима также вызывает сброс регистра 12. Уровень логического "0" с выходе регистра 12 через элемент НЕ 26 обуславливает из-вне произвольное состояние внешнего входа-выхода 38 готовности.

Логическая "1" на выходе триггера 10, воздействуя непосредственно на управляющие входы коммутаторов 4 и и 5 управления и коммутатора 2 адреса, а через элемент ИЛИ 23 — на управляющий вход коммутатора 6 управления и второй управляющий вход коммутатора 3 данных, инициализирует первый и последний из указанных коммутаторов, а в других вызывает переключение направления передачи информации, вследствие чего задающие потенциалы управляющих выходов 30 и 31 и адресных выходов 27 микропроцессора

1 повторяются соответственно на внешнем управляющем выходе 41, на внешнем входе-выходе 42 и на внешних адресных входах-выходах 44, а уровень сигнала на управляющем выходе 32 микропроцессора является одним из опре- деляющих для текущего состояния внешнего входа-выхода 43: низкий потенциал удерживается безусловно, высокий — при отсутствии выставленного из-вне сигнала логического "О". Время сохранения заданных состояний регулируется интервалом наличия низкого уровня сигнала на внешнем входе-вьг ходе 38 готовности.

Высокий уровень сигнала на первом входе элемента ИПИ 21, как и воз45

55 поддерживая активное состояние второго входа элемента ИЛИ 22, самостоятельно сохраняет высокий уровень сигнала на информационном входе вплоть до установления высокого потенциала на внешнем входе-выходе 37 режима.

Возможность установления единичсостояния в триггере 11 пассивного доступа отражает существующие ситуации, для которых при наличии логического "О" на внешнем входе 36 разрешения допустима разблокировка микропроцессора 1 по входу 34 готовности для реализации циклов "Чтение" или Запись во время обращения к общедоступной памяти. действие низкого уровня — указателя источника (приемника) о своей неспособности в заданных тактах выполнить

5 выдачу (прием) информационного слова на внешний вход-выход 38 готовности при наличии логической "1" на выходе элемента ИЛИ 23, устанавливает активное состояние входа 34 готовносlð ти, которое запрещает изменение внутреннего состояния микропроцессора и продливает на соответствующее число тактов присутствие указанных уров- ней сигналов на адресных выходах

27 и на управляющих выходах 29 — 32 °

Восстановление высокого уровня сигнала на внешнем входе-выходе 38 готовности с учетом единичного состояния триггера 10 вызывает срабатыва20 ние элемента И 20, далее по первому входу элемента ИЛИ 22, и логическая

"1", спустя определенное число тактов, по нарастающему фронту сигнала синхронизации фl передается на выход

25 регистра 12, ответно переводя через элемент НЕ 26 состояние внешнего входа-выхода 38 готовности в низкое для предотвращения срабатывания элементов И 17 других процессоров при пе3р реключении адреса. Длительность вводимой регистром 12 задержки выбирается, исходя из продолжительности минимального из двух временных отрезков, началом для которых служит точка вос35 приятия пассивного состояния тактового входа 34, а завершениями — точка изменения состояния адресных выходов

27 и точка снятия активного состояния на управляющем выходе 29

40 при реализации микропроцессором

1 обменов типа Чтение 1. Логическая "1" с выхода регистра 12, 1517035

Пассивный процессор осуществляет чтение информации, которая в это время записывается другим, активным процессором ° Данная ситуация аналогична первой ситуации, за исключением того, что если пассивный процессор начнет свой цикл обращения после того, как память выставит сигнал готовности, то триггер 11 не установится и пассивного чтения не происходит °

Первая ситуация. Пассивное чтение по время активного чтения памяти другим процессором (фиг.3).

Микропроцессор выставляет на адресном выходе 27 код адреса внешней

5 памяти, а на управляющих выходах 29, 31, и 32 — соответственно сигналы логического "0", логического "0" и логической "1", что приводит к появлению сигнала логической "1" на выходе 35 (" Запрос шины"). В то же время другой процессор производит активное чтение содержимого ячейки памяти, обращения к которой требует и пассивный процессор. При появлении сигнала готовности на входе

38 устройства в пассивном процессоре срабатывает формирователь 8 импульсов, который через элемент И 16 устаkiBBJIHBBeT B "1" триггер пассивного доступа, поскольку на второй вход элемента И 16 поступает сигнал логической "1" с выхода схемы 9 сравнения, указывающий что адреса памяти 25 совпадают. Сигнал логической "1" с выхода триггера 11 через элемент

ИЛ 23 производит сброс сигнала запроса шины 35, разрешения коммутатора 3 данных и разблокировку микропроцессора l по входу 34, что позволяет микропроцессору 1 произвести считы— ванне информации с входов-выходов 45 данных. Если пассивный процессор начнет свой цикл обращения уже после появления сигнала готовности от памяти, то триггер 11 устанавливается импульсом с выхода элемента

И 17, который срабатывает при наличии ВысОких урОВней сигналоВ Чте 40 ние/запись" и сигнала готовности вместе с синхроимпульсом Ф2 по входу 40 устройства.

Вторая ситуация. Пассивное чтение ВО Время актиВной записи В 45 память, производимой другим процессором (фиг, 4) Третья ситуация, Пассивная запись во время активного чтения памяти, производимой другим процессором (фиг. 5), Микропроцессор I выставляет на адресном выходе 27 код адреса внешней памяти, а на управляющих выходах

29,31 и 32 — сигналы логического "0", что приводит к появлению сигнала запроса шины на выходе 35 устройства и блокировке самого микропроцессора I по входу 34. В то же время активный процессор Выставляет на шине сигналы "Чтение и "Выбор памяти", последний из которых вызывает срабатывание формирователя 8 импульсов пассивного процессора и установку его триггера 11. Сигнал логической "1" с выхода триггера 11 вызывает снятие запроса шины 35, разрешение коммутатора 3 данных и коммутатора 6 управления, что приводит к появлению на выходе 43 сигнала логического "0" (Запись ). Информация передается с входов-выходов 33 данных микропроцессора 1 на входы-выходы 45 данHblx устройства и далее записывается в память и одновременно считывается активным процессором. При появлении сигнала готовности от памяти все процессоры завершают свои циклы.

Таким образом, приступив вследствие фиксации пассивного состояния входа 34 готовности к реализации заданной операции обмена, микропро-. цессор 1 организует передачу слова между своим внутренним узлом и информационными входами-выходами 33, выполняя при этом в обращении к общедоступной памяти такт "Чтение" в условиях, характерных для первой ситуации, синхронно и с допустимым в пределах интервала удержания от сброса высокого потенциала на внешнем входе-выходе 38 готовности смещением и такт "Чтение" или такт Запись в условиях второй и третьей ситуаций установления триггера ll только синхронно с рассмотренными тактами в других из группы процессоров, а, завершив обмен, снимает логический "0" на первом управляющем выходе 29.

Поскольку в проводимом цикле обращения к общедоступной памяти процессор не разграничивает, являются ли данные, присутствующие в такте

"Чтение" на внешних информационных

151 7035

10 входах-выходах 45, ранее установленным содержимым указанной ячейки либо загружаемым другим процессором в сеансе обмена информационным словом, нозможное для отдельных вычислений по задаче требование разделения порождаемых и уничтоженных локальными процессами значений может быть обеспечено выделением в слове одной, например, старшей (свободной) позиции для фиксации событий. Тогда информационное слово принимается на внутренний регистр микропроцессора 1 с одновременным тестированием кода сво- 15 бодной позиции, и выполняется для завершения комнады одна из ветвей предусмотренной реакции.

Возвращение триггера 10 или 11 в исходное состояние обеспечивает пе- 20 редачу через элемент ИЛИ 23 логического 0 на вход элемента НЕ 24, что способствует созданию условия для установления другим (последним из группы) процессором из-вне высоко- 25 го потенциала или собственно устанавливает высокий потенциал на внешнем входе-выходе 37 режима.

В случае установления триггера 10 в текущем цикле обращения после вос- 30 становления на внешнем входе-выходе

37 режима высокого потенциала с задержкой на сброс по управляющему входу регистра 12 сдвига и последующего переключения элемента HE 25 логическим "0" на входе последнего задает условие для указания в последующем сеансе обмена произвольного уровня сигнала на внешнем входе-выходе 38 roтонности

Формула изобретения

11роцессор для мультипроцессорной системы, содержащий операционный 45 блок, коммутатор адреса, коммутатор данных, три коммутатора управления, два триггера, схему сравнения и пять элементов И, причем адресный выход операционного блока соединен с информационным входом коммутатора адреса и с входом первого элемента И, выход которого соединен с первым входом второго элемента И, выход-которОГО яВляется ВыхОдОм запроса про 55 цессора, вход-выход данных операционного блока соединен с первым информационным входом-выходом коммутатора

1 данных, второй информационный входвыход которого является входом-выходом данных процессора, информационный вход-ныход коммутлторл адреса является адресным входом-выходом процессора, выходы выбора внешнего устройства, выбора памяти и выбора режима операционного блока соединены с информационными входлми соответственно первого, второго и третьего коммутаторов управления, выход обмена операционного блока соединен с вторым входом второго элемента И, вход управления режимом коммутатора данных соединен с выходом выбора режима операционноro блока, информлционный выход первого, информационные входы-выходы второго и третьего коммутаторов управления являются соответственно выходом выборл внешнего устройства, входами-выходами выбора памяти и выбора режимл процессора, первый и второй входы синхронизации операционного блока являются cnoòâåòстненно первым и вторым входами синхронизации процессора, о т л и ч а юшийся тем, что, с целью повышения производительности за счет с.окращения времени ожидания общей шины при доступе к одним и тем же элементам памяти, в него введены мультиплексор, формирователь импуги сов, сдвиговый регистр, шестой, седьмой и восьмой элементы И, три элемента

ИЛИ и три элемента НЕ, причем первый информационный вход схемы сравнения соединен с адресным выходом операционного блока, второй информационный вход схемы сравнения соеди— нен с информационным выходом комму— татора адреса, вход разрешения схемы сравнения соединен с вьмодом третьего элемента И, первый и второй входы которого соединены соответственно с выходом выбора памяти операционного блока и с информационным вьмодом второго коммутатора управления, выход результата схемы сравнения соединен с информационным входом первого триггера и с перньи входом четвертого элемента И, второй вход которого соединен с выходом формирователя импульсов, вход которого соединен с выходом мультиплексора, вход управления которого соединен с выходом выбора режима операционного блока, первый информационный в од мультиплексора соединен с информационным выходом второго комл1утатора

1517035

Том Ъ«7рм (92)10

27

28

31

37

39

36

42

И 5

12

9t фие 2 управления, второй информационный вход мультиплексора соединен с первым входом пятого элемента И и с выходом первого элемента НЕ, вход которого соединен с входом-выходом го5 товности процессора, второй вход пятого элемента И соединен с выходом первого элемента ИЛИ, с входом второго элемента НЕ, с входами разряжения коммутатора данных и третьего коммутатора управления, с,третьим входом второго элемента И, выход пятого элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соедийен с выходом запроса процессора, выход второго элемента ИЛИ соединен с входом готовности операционного блока, первый вход первого элемента ИЛИ соединен с выходом первого триггера„ вход установки которого соединен с выходом четвертого элемента И, второй вход первого элемента ИЛИ соединен с выходом второго триггера и с входами ?5 разрешения коммутатора адреса и первых двух коммутаторов управления, входы сброса первого и второго триггеров соединены с выходом обмена операционного блока, вход синхронизации перво- 313 го триггера соединен с выходом шестого элемента И, входы которого с первого по четвертый соединены соответст(N)39 венно с вторым входом синхронизации процессора, с выходом выбора режима операционного блока, с информационным выходом третьего коммутатора управления и с входом-выходом готовности процессора, вход синхронизации второго триггера соединен с входом синхронизации сдвигового регистра и с первым входом синхронизации процессора, вход синхронной установки второго триггера соединен с выходом седьмого элемента И, первый вход которого является входом разрешения процессора, а второй вход соединен с входом сброса сдвигового регистра, с выходом второго элемента

НЕ и с входом-выходом занятости процессора, информационный вход сдвигоного регистра соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с вйходом восьмого элемента И, первый вход которого соединен с выходом второго триггера, второй вход восьмого элемента И соединен с входом-выходом готовности процессора, второй вход третьего элемента ИЛИ соединен с информационным выходом сдвигового регистра.и с входом третьего элемента НЕ, выход которого соединен с входом †выход готовности процессора.

15!7035 зз

1517035

1 / ож ом (Ф1) 39 (W) 0O

3б

37

38 ф2

93

И

Ô5

Л

g) ! б

17 пФ»

Л (7 7

И

271

33

Составитель В.Геращенко

Редактор 0.10рковецкая Техред Л.Олийнык

Корректор М,Максимишинец

Заказ 6391/51 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ГССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Произноп твенно-издательский комбинат "Пгтент", г. Ужгороп, уп. Гагарина, 101