Многопроцессорная система

 

Изобретение относится к вычислительной технике и может быть использовано в системах программного управления различного назначения. Целью изобретения является повышение производительности системы за счет обеспечения возможности захвата общей шины каждым из процессоров только на время одного машинного такта. Поставленная цель достигается тем, что в системе, содержащей арбитр шины 3 и N процессоров 1, каждый из которых состоит из центрального процессорного устройства 6, ПЗУ 7, локальной памяти 8, системной памяти 9, переключателя системной памяти 10, управляемого буфера шины 11, узла управления 12, арбитр шины содержит генератор, сдвиговый регистр, элементы И-НЕ, ИЛИ-НЕ и N элементов ИЛИ, а переключатель системной памяти содержит два управляемых буфера, два буфера адресной шины, два дешифратора, JK - триггер, четыре элемента ИЛИ. 4 ил.

СОЮЗ СОВЕТСНИХ

СОаЕЛИСТИЧЕСНИХ .

РЕСПУБЛИН (19) (11) А1 (504 С 06 F 15 16

6ИИ83

"Т"< 1 л г. р .-, .Э

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬ1ТИЯМ

ПРИ ГКНТ СССР (21) 4406400/24-24 (22) 14,03,88 (46) 15,11 ° 89, Бюл, У 42 (72) Э,В.Райкерус, В,П,Смирнов и А,Л,Астахов (53) 681 ° 325 (088. 8) (56) Комплекс СМ 1810, Техническое описание 1,320, 020. М,, ИНЭУМ, 1986, Европейская заявка ЕР В 156921, кл. 6 05 В 19/403, 1985, (54) МНОГОНРОЦЕС СОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано в системах программного управ-, ления различного назначения, Цель изобретения — повьппение производительности системы за счет обеспече2 ния возможности захвата общей шины каждым из процессоров только на время одного машинного такта, Поставленная цель достигается тем, что в системе, содержащей арбитр 3 шины и N процессоров 1, каждый из которых состоит из центрального процессорного устройства 6, ПЗУ 7, локальной памяти 8, системной памяти 9, переключателя 10 системной памяти, управляемого буфера 11 шины, узла 12 управления, арбитр шины содержит генератор, сдвиговый регистр, элементы И-НЕ, ИЛИ-HE и N элементов ИЛИ, а переключатель системной памяти содержит два управляемых буфера, два буфера адресной шины, два дешифратора адреса

IK-триггер, четыре элемента ИПИ. 4 ил

1522228

Изобретение относится к вычислительной технике и может быть использовано в системах программного управления различного назначения, 5

Цель изобретения — повышение производительности за счет обеспечения возможности захвата общей шины каждым из процессоров только на время одного машинного такта. f0

На фиг, 1 представлена блок-схема системы; на фиг, 2-4 — соответственно блок-схемы арбитра шины, переключателя системной памяти и узла управления, Система (фиг, 1) содержит N про- 15 цессоров 1, соединенных системной двунаправленной общей шиной 2, состоящей из адресной шины 2,, шины 2 данных и шины 2> управления, и арбитр

3 шины, имеющей N входов 4 запросов шины и N выходов 5 разрешения захвата шины, Каждый процессор i содержит центральное процессорное устройство 6, соединенное с постоянной памятью 7, оперативную память, состоящую из ло- 25 кальной 8 и системной 9 памяти, переключатель 10 системной оперативной памяти, управляемый буфер 11 шины и узел 12 управления, Центральное процессорное устройство Ь соединено ЗО внутренней двунаправленной общей шиной 13, состоящей из адресной шины

13<, шины 13 данных и шины 13> управления, с локальной памятью 8 и первыми входами-выходами управляемого буфера 11 шины, Арбитр 3 шины (фиг, 2) содержит генератор 14, элемент И- НЕ 15, сдвиговый регистр 16, N элементов ИЛИ 17, элемент И 18, элемент ИЛИ-HE 19, вход 20 начальной установки, Переключатель 10 системной оперативной памяти (фиг, 3) содержит управляемые буферы 211, 21< шины, буферы 22 л и 22 адресной шины, дешифраторы 23 < и 23 адреса, триггер 24 и четыре элемента ИЛИ 25„-25< тактовый вход 26, выход 27 первого элемента

ИЛИ, выход 28 четвертого элемента

ИЛИ, выход 29 второго элемента ИЛИ, выход 30 третьего элемента ИЛИ, Узел 12 управления (фиг. 4) содержит буфер 31 адресной шины, дешифратор 32 адреса и элемент И 33.

Система работает следующим образом, Перед началом работы системы производят начальную установку сдвигового регистра 16 арбитра 3 шины ситналом Начальная установка"„ который формируется одним из процессоров 1, в линии. 20 управления начальной установкой при включении питания. Сигнал лог, "0 поступает на первый вход элемента ИЛИ-НЕ 19 арбитра 3 шины, на выходе которого, соединенном с входом разрешения загрузки сдвигово го регистра 16, при любом значении сигнала на втором входе элемента ИЛИ-НЕ

19 устанавливается значение лог,"1".

Прн этом производится - начальная установка сдвигового регистра 16, в результате чего на всех его выходах, кроме первого выхода (разряда), имеющего состояние лог, "0", устанавливается состояние лог, "1", Состояние выходов сохраняется и после снятия сигнала "Начальная установка" до момента поступления на тактовый вход сдвигового регистра 16 сигналов от генератора 4 прямоугольных импульсов, Сигналы на тактовом входе сдвигового регистра 16 могут запрещаться сигналом лог, "0" на втором входе элемента И-НЕ 15, поступающим с выхода элемента И 18 только при наличии на входах 4 запросов IHHbl cHFHBJIQB запроса системной общей шины (лог,"0").

Система может функционировать с следующих режимах: "Автономный", "Внутренний обмен" и "Системный обилен" .

В режиме "Автономный" функционирование каждого процессора производится под управлением собственных, независимых от других,, процессоров программ, хранящихся в собственной постоянной 7 и локальной оперативной

8 памяти, Каждое центральное процессорное устройство 6 имеет доступ только в соответствующую собственную постоянную 7 и локальную оперативную

8 память и не имеет доступа в собст-, венную системную оперативную память

9, на системную общую шину 2 и в системную оперативную память других процессоров, При отсутствии обращения по адресам системной памяти 9. выходы дешифраторов 32, 23 „ и 23< адреса находятся в состоянии лог„"1"

На входах 4 запросов шины устанавливается лог. "1", что соответствует отсутствию сигналов запроса системной общей шины 2, на первых входах всех элементов ИЛИ 17, арбитра 3 ши— ны и всех элементов ИЛИ 25 переключателя 10 — лог, "1", на выходе этих.Э I5222 элементов при любом логическом состоянии вторых входов — лог, 1, соответственно на выходах 5 разрешения захвата шины — лог. "!" на втором входе элемента И 33 узла 12 управле5 н11я и, следовательно, на его выходе

34 — также лог, "1" ° При этом управляемые буферы 11, 21 » и 21 пины, каждый.из которых представляет собой несколько двунаправленных шинных формирователей с высокой нагрузочной способностью и тремя состояниями на выходе, находятся в Z-состоянии (третьем состоянии), так как их управляю- 15 щие входы (входы управления перево— дом выхода канала в Z-состояние), соединенные с соответствующими выходами 34, 27 и 28, имеют в данном режиме состояние лог, "1". Выходы 29 и 30 сигналов "Готовность" имеют состояние лог, "1", что соответствует готовности системной памяти 9 к обмену, В режиме "Внутренний обмен" центральное процессорное устройство 6 выполняет по программе цикл обмена со своей системной памятью 9, При этом на адресной шине 13„ внутренней об— щей шины 13 устанавливается на время одного машинного цикла адрес ячейки системной памяти 9, Адрес через буфер 22» адресной шины поступает на вход дешифратора 23» адреса, который дешифрует адрес и устанавливает на своем выходе нулевое значение, На

I-входе триггера 24 и на первых входах первого 25, и второго 25,2 элементов ИЛИ переключателя 10 устанавли— вается значение лог, "О", При единичном значении К-входа по отрицательному перепаду на С-входе триггер 24 устанавливает значение лог. "О" на своI» II ем прямом выходе и значение лог, 1 на инверсном выходе, На выходе 27 первого элемента ИЛИ 25, переключателя 10 и, соответственно, на управляющем входе управляемого буфера 21»

1l л шины устанавливается значение лог, О, что вызывает подключение управляемого буфера 21» к собственной системной памяти 9. При этом выходы 29, 30 и 28 соответственно элементов ИЛИ 25, 25 и 25 переключателя 10 находчтся в состоянии лог, "1, что соответствует их состоянию в режиме "Автономный", Управляемый буфер 11 шины находится в Z-состоянии, шина 13 отключе28 на эт шины 2, состояние входов 4 запросов шины и выходов 5 разрешения захвата ш.»ны единичное и аналогично их состоянию в режиме "Автономный", По окончании машинного цикла адрес системной оперативной памяти 9 снимается центральным процессорным устройством 6 с шины 13, и система находится в состоянии, соответствующем режиму "Автоно»тыл " до нового машинного цикла обращения центрального процессорного устройства 6 к оперативной памяти 9.

Режим "Системный обмен" характеризуется тем, что любой процессор 1 осущестнпяет доступ как по чтению, так и по записи в системную память 9 другого процессора через шину 2, При этом на первый вход узла 12 управления i-го процессора 1, запрашивающего системную память 9 другого процессора, поступает адрес з анрашиваемой ячейки системной памяти, Адрес через буфер

31 адресной шины поступает на вход дешифратора 32 адреса, который дешифрует адрес и устанавливает на своем выходе и на i-м входе 4 запросов шины арбитра 3 пины нулевое значение (состояние запроса шины i-м процессором 1);

Отсутствие сигнала "Начальная установка (лог, "1" на перво» входе) и лог, "О" на выходе элемента ИЛИ-НЕ 19 арбитра 3 шины разрешает загрузку сдвигового регистра 16 (при наличии тактовых импульсов на тактовом входе).

На выходах сдвигового регистра 16 формируется поочередно, начиная с первого выхода (разряда), лог. "0" ("бегущий нуль ) . Нулевое значение последнего выхода (разряда) сдвигового регистра 16 приводит к его начальной установке (лог. "ÎI на первом выходе (разряде) ) аналогично действию сигнала "Начальная установка", и цикл

"бегущий нуль" повторяется, На вторых входах каждого элемента ИЛИ 17 арбитра 3 пины, соединенных с соответствую-, щими выходами сдвигового регистра 16,, устанавливается при этом поочередно лог, "0 на время, равное периоду импульсов генератора 14, Таким образом, при совпадении лог. "0 1.на первом и втором входах одного (-го) иэ элементов ИЛИ 17 на его выходе и, следовательно, на i-м выходе 5 разрешения зах. »та шины устанавливается лог."0, Так как на первом и втором входах элемента И 33 узла 12 управления i-го

1522228 процессора устанавливается значение лог. "0", то на его выходе — также лог. "0 ", Сигнал лог, "0", поступая с выхода элемента И 33 на управляющий вход управляемого буфера 11 шины, выводит управляемый буфер из Z-состоя— ния и подключает шину 13 запросившего шину i-ro процессора к нине 2. При этом адрес ячейки памяти системной памяти 9, запрашиваемый данным процессором, устанавливается на адресной шине 2> на время одного машинного цикла, В процессоре 1, к системной памяти 9 которого ведется обращение, адрес ячейки памяти через второй буфер 22 адресной шины переключателя

10 устанавливается на входе дешифратора 23 адреса, который дешифрирует адрес и устанавливает на своем выходе 20 нулевое значение. На К вЂ” входе тригге, ра 24 и первых входах третьего 25 и четвертого 25 элементов ИЛИ устанавливается значение лог, 0", При единичном значении I-входа по отри- 25 цательному перепаду на С-входе триггера 24 на его инверсном выходе устанавливается значение лог, "О" ° При совпадении лог, "О" на первом и втором входах четвертого эЛемента ИЛИ

25+, соответствующем состоянию удов,,летворения запроса шины арбитром 3

, шины, на его выходе 28 — состояние лог. "О" ° Сигнал лог, "0", поступая с выхода 28 на управляющий вход уп35 равляемого буфера 21 шины, выводит буфер из 2-состояния и подключает системную память 9 к ны>е 2. Сигнал

"Готовность" на выходе 30 третьего элемента ИЛИ 25 в этот момент имеет 40 состояние лог, "1", что соответствует готовности системной памяти 9 к обмену по шине 2, При возникновении во время удовлетворения арбитром 3 нины запроса 45

i-го процессора запроса этой же системной памяти со стороны шины 13 от собственного центрального процессор— ного устройства 6 режим "Внутренний обмен" не наступает до момента окончания режима "Системньй обмен" ° При этом на выходе дешифратора 23> адреса, I-входе триггера 24 и первь>х входах первого 251 и второго 25 элементов ИЛИ переключателя 10 того процессора 1, к системной памяти которого ведется обращение по системной шине, устанавливается состояние лог. 0", что соответствует режиму хранения информации триггером 24 и его предыдущее состояние не изменяется, т,е. в данном режже сохраняется значение лог, 1 на прямом выходе триггера

24 и, соответственно, на выходах 27 и 30 первого 25, и третьего 25 > элементов ИЛИ (управляемый буфер 21 в

Z-состоянии и подтверждение готовности на шине 2). Выход 29 второго элемента ИЛИ 25 лри этом устанавливается в состояние лог. 0 ", что снимает сигнал "Готовность системной памяти 9 для обмена с собственным центральным процессорным устройством

6 по шине 13, Процессор переходит в режим ожидания,, По завершении канального цикла обмена по нине 2 адрес данной системной памяти 9 с нее снимается, т,е, на выходе дешифратора 23 адреса переключателя процессора, к системной памяти которого производилось обращение, устанавливается лог, "1", которая поступает на К-вход триггера 24 и первые входы третьего

25> и четвертого 25,1 элементов ИЛИ, на выходах 30 и 28- элементов ИЛИ 25 и 25+ устанавливается лог, "1", что переводит управляемьй буфер 21 шины этого процессора в Z-состояние и соответствует окончанию цикла обмена по шине 2 с данной системной памятью

9, Сигнал запроса шины (лог,"О") снимается с входа 4 запросов шины арбитра 3 шины, на выходах всех элементов

ИЛИ 17 и, соответственно, всех входах элемента И 18 арбитра 3 шины— лог. "1"., с выхода элемента И 18 на второй вход элемента И-НЕ 15 поступает сигнал лог, "1", разрешающий прохождение тактовых импульсов на тактовый вход сдвигового регистра 16 от генератора 14 импульсов, При поступлении ближайшего тактового импульса на тактовый С-вход триггера 24 и на-, личии лог. "1" на I-входе триггер

24 перебрасывается в противоположное состояние (лог, "О" на прямом входе и лог. "l" — на инверсном), При на-. личии лог. "1" на 1-входе (отсутствие запроса по шине 13) по окончании запроса по К-входу (установление лог. "1") триггер 24 переходит в реж;>м поиска (переключение), а "бегущий нуль" на выходе сдвигового регистра 16 перемещается до момента следующего совпадения с сигналом запроса шины на входах одного из эле-" ментов ИЛИ 17.

1522228

1О формул а изобретения

Многопроцессорнач система, содержащая арбитр шжы и N процессоров, каждый из которых содержит централь5 ное процессорное устройство, постоянную и оперативную память, состоящую из локальной и системной памяти, узел управления, переключатель системной памяти, управляемый буфер шины, причем в каждом процессоре центральное процессорное устройство подключено через внутреннюю общую шину, данные (адрес) управления к одноименным входам †выход локальной памяти, первому входу-выходу переключателя системной памяти и первому входу †выходу управляемого буфера шины и через внутреннюю общую шину адреса — к 20 узлу управления, выход адреса и вход (данных ) центрально го пр о це с сорного устройства подключены соответственно к одноименным входу и выходу постоянной памяти, выход Запрос" шины узла 25 управления i -го (i= (1...Nj) процессора подключен к одноименному i ìó входу арбитра шины, i-й выход разрешения захвата шины которого подключен к одноименному входу узла управления х-го процессора, выход дешифрированного адреса которого в каждом из процессоров подключен к одноименному входу управляемого буфера, тактовый выход арбитра шины подключен к одноименным входам переключателей систем«35 ной оперативной памяти всех процессоров, вторые входы-выходы адреса (данных) управления управляемого буфера и переключателя системной оперативной памяти каждого из процессоров через системную шину адреса (данных) управления сОединены с одноименными вторыми входами-выходами упр авл яюще ro буфера и переключателя системной опеРа-45 тивной памяти остальных процессоров, ретий вход-выход адреса (данных) управления переключателя соединен с одноименным входом-выходом системной памяти, отличающаяся тем, 50 что, с цел ью повышения произ водительности за счет обеспечения возможности захвата общей шины каждым из процессоров только на время одного машинного такта, центральное процессорное устройство первого процессора через

55 линию сброса внутренней шины управления соединено с одноименным входом арбитра шины, который содержит генератор, сдвиговый регистр, элементы

И-HF., ИЛИ-НЕ, И и N элементов ИЛИ, причем выход генератора является тактовым выходом арбитра шины и соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом элемента И, i -й (i=(1...И 1) вход которо— го соединен с выходом i-го элемента

ИЛИ и является i — м выходом разреше- . ния захвата шины арбитра, первый вход д-го элемента ИЛИ является i-м входом запроса шины арбитра, второй вход i -го элемента ИЛИ соединен с выходом i-ro разряда сдвигового регистра, выход первого разряда которого соединен с первым входом элемента

ИЛИ-НЕ, выход которого соединен с входом начальной установки сдвигового регистра, второй вход элемента

ИЛИ-НЕ является входом начальной ус— тановки арбитра, выход элемента И-.НЕ подключен к входу сдвига сдвигового регистра, переключатель системной памяти содержит два управляемых буфера, два буфера адресной шины, два дешифратора адреса, IK-триггер, четыре элемента ИЛИ, причем первые входы-выходы адреса (данных) управле— ния первого управляемого буфера являются одноименными пер:-ь.ми входами— выходами переключателя, вторые входывыходы адреса (данных) управления первого управляемого буфера соединены с одноименными первыми входами-выходами второго управляемого буфера и являются третьими входами-выходами адреса (данных) управления переключа— теля, вторые входы-выходы адреса (данных) управления второго управляемого буфера являются вторыми одноименными входами-выходами переключателя, первый адресный вход-выход первого управляемого буфера соединен с одноименным входом первого буфера адресной шины, выход которого соединен с входом адреса первого дешифра, тора адреса, выход которого соединен с первыми входами первого и второго элементов ИЛИ u I-входом IK-триггера, прямой выход которого соединен с вторыми входами первого и третьего элементов ИЛИ, инверсный а ход. IKтриггера соединен с вторыми входами второго и четвертого элементов ИЛИ, пс.„алые входы третьего и четвертого элементов ИЛИ соединены с К-входом

IK-триггера и выходом второго дешифратора, вход которого соединен с ад11

1522228

)2 ресным выходом второго буфера адресной шины, вход которого подключен к второму входу-выходу адреса второго управляемого буфера, вход разрешения

5 которого подключен к выходу четвер— того элемента ИЛИ, выход первого элемента ИЛИ подключен к входу разрешения первого управляемого буфера, выход второго элемента ИЛИ подключен к первому входу-выходу управления первого управляемого буфера, выход третьего элемента ИЛИ подключен к второму входу-выходу управления второго управляемого буфера, С-вход

IK-триггера является тактовым входом переключателя.

1522228

От РиидаЮ Ю уды ии 13<

Составитель Б,Резван

Редактор M. Петрова Техред А. Кравчук Корректор И.Муска

Заказ 6965 /47 Тираж 66 3 Подписное

ВНИИПИ Государственного комитета по изобрет иям и открытиям при ГКНТ СССР

113035, Москва, Ж-.35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент"„ r. Ужгород, ул. Гагарина, 101