Устройство для сопряжения дисплейного процессора с блоком памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении растровых графических дисплеев. Целью изобретения является повышение быстродействия устройства при асинхронной работе дисплейного процессора и блока памяти. Поставленная цель достигается тем, что в устройство, содержащее распределитель 1 импульсов, триггер 2, регистр 3, три элемента И 4 - 6, два элемента И-НЕ 7, 9, элемент ИЛИ-НЕ 8, элемент ИЛИ 10 с их связями, введены триггеры 11, 12, элементы И 13 - 16, элемент ИЛИ 17, элемент ИЛИ-НЕ 18 с их связями, что обеспечивает сокращение потерь на ожидание, вызванных несинхронностью работы процессора и блока памяти. 3 ил.

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19} ГИ) А1 (51) 4 G 06 F 3/153

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ гу{

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4354770/24-24 (22) 04 ° 01,88 (46) 30.11.89.Бвл. М 44 (71) Институт электронных управляющих машин (72) В.А.Жуков, А.Н.Степанов и В.И.Фукс (53) 681.327.11 (088,8) (56) Патент США У 4595917, кл. 340-703, опублик, 1986.

VSV ll/VS11. Raster graphics system. Option description. †. Digital

Equipment Corporation Nashua 1981, р.5-18, fig 5-13. (54) УСТРОЙСТВО ДИ СОПРЯЖЕНИЯ ДИСПЛЕЙНОГО ПРОЦЕССОРА С ВЛОКОИ ПАМЯТИ .(57) Изобретение относится к вычислительной технике и может быть испольэовано при построении растровых графических дисплеев. 1 елью изобретения является повышение быстродействия устройства при асинхронной работе дисплейного процессора и блока памяти. Поставленная цель достигается тем, что в устройство, содержащее распределитель 1 импульсов, триггер 2, регистр 3, три элемента И 46, два элемента И-НЕ 7,9, элемент

ИЛИ-HE 8, элемент ИЛИ 10, с их связями, введены триггеры 11, 12, элементы И 13-16, элемент ИЛИ. 17, элемент

ИЛИ-НЕ 18 с их связями, что обеспечивает сокращение потерь на ожидание, Э. вызванных несинхронностью работы процессора „и блока памяти. Э ил.

1525698

Изобретение относится к вычислительной технике и может быть исполь зовано при построении растровых графических дисплеев.

Цель изобретения — повышение быстродействия устройства при асинхронной работе дисплейного процессора ,,и блока памяти.

На фиг.l приведена функциональная

;схема устройства для сопряжения; на фиг.2 — структурная схема подключения устройства для сопряжения к дисплейному процессору и блоку памяти; .,на фиг.3 — временная диаграмма рабо,ты устройства для сопряжения.

Устройство для сопряжения содержит распределитель 1 импульсов, первый триггер 2, регистр 3, первый 4, вто,рой 5 и третий 6 элементы И, первый 20

;элемент И-HE 7,первый элемент ИПИ-ПЕ !

8, второй элемент И-НЕ 9, первый эле,мент ИЛИ 10, второй llи третий 12 тригге,ры, четвертый 13, пятый 14, шестой

15 и седьмой 16 элементы И, второй элемент HjIH 17, второй элемент KIH,HE 18, вход 19 сигнала записи, вход

20 сигнала обратного хода луча (ENWR), вход 21 сигнала регенера ции, первый синхровход 22 (СИО), второй синхровход 23 (ГИ1), вход

24 тактовых импульсов (CI.K), выход

25 сигнала записи, первый выход 26 (RAS) синхронизации, второй выход 27, синхронизации (САБ ), выход 28 так тирующих импульсов (SYSCLK)> входы 29

: установки сигнала состояния устройства.

Устройство для сопряжения подключается между дисплейными процессо--- 40 ром и блоком памяти (кадровым буфером), преобразуя запросы на запись со стороны дисплейного процессора н импульс записи при свободном кадровом буфере или запоминая : запрос и блоки-45 руя тактовый импульс процессора (приостанавливая процессор) до освобождения кадрового буфера.

Режим работы кадрового буфера 50 определяется кодом в регистре 3 статуса. При этом если И)=Х, WR=0, то запись запрещена, запрос по входу 19 игнорируется, если HD=O, WH=1 то запись разрешена, но кадровый буфер может .быть занят регенерацией; если

RD=l, УК=1, то запись разрешена в интервалы времени, определяемые низким уровнем потенциала на входе 20.

Пусть HD=O, WH=I. В этом случае кадровый буфер по сигналу на входе

21 выполняет внутреннюю регенерацию, которую нельзя прерывать сигналом записи.

Цикл работы кадрового буфера разбивается на 8 временных фаз, задаваемых четырьмя сигналами на выходах распределителя 1. Появление сигнала

tt 11

Запись на входе 19 приводит к установлению триггера 2 в единичное состояние при свободном кадровом буфере. Если буфер занят, то на выходе элемента ИЛИ-НЕ 18 находится единичный потенциал, который при наличии сигнала Запись" приводит к установ ленин нулевого потенциала на выходе элемента И-НЕ 9 и блокировке тактового импульса процессора, формируемого триггером 12 и элементом И 16. Таким образом, тактовый импульс процессора находится в нулевом состоянии, одновременно продлевается сигнал "3aпись", а триггер 2 не установлен до прихода положительного фронта этого сигнала. Привязка запроса на запись к циклу работы кадрового буфера осуществляется с помощью триггера 11, который может быть установлен в единичное состояние только при R1=0 и R3-1 при наличии соответствующего разрешения от триггера 2 и внешних цепей (низкий уровень на выходе элемента И 13 и WH=1). В этом состоянии триггер 11 удерживается до устаl новления на выходе Hl распределителя 1 единичного потенциала. Сиг- нал "Регенерация" на входе 21 приводит в этом режиме к формированию высокого уровня на выходе элемента

ИЛИ-НЕ 18, т.е. к неготовности кадро.вого буфера.

Если HD-=I, WR=-1, то запись разрешена в интервалы времени, определяемые низким уровнем сигнала на входе 20. Сигнал "Регенерация" в этом случае игнорируется. Если выход элемента И 13 — единичный, т.е. запись запрещена, то установка триггера 11 в единичное состояние не производится, сигнал WE на выходе

25 не формируется, нулевой потенциал на выходе элемента И-НЕ 9 блокирует тактовый импульс процессора, который остается в состоянии приостанова. Появление нулевого потенциала на выходе элемента 13 И приводит к разблокировке тактового импульса и

5 1 установке триггеров 2 и ll в единич= ное состояние, формирование сигнала

WE на выходе 25, сбросу триггеров

2 и ll по окончании цикла записи.

Таким образом, сигналы на входах

24 и 22 и выходе 25, т.е. тактовые сигналы синхронизации процессора и кадрового буфера, могут быть несинх.ронны, а ожидание процессором готовности кадрового буфера минимально.

При этом из-за несинхронности потери на ожидание составляют 0-0,5 Т„, где Т ц — время цикла динамической памяти в зависимости от временной фазы работы памяти, на которую приходится запрос на запись. В устройстве-прототипе эти потери могут составить до 4 Тц . Это происходит из- за того, что захват процессором импульсного сигнала В$ХНС, который составляет 1/4 Т«, при асинхронной работе в .наихудшем случае может произойти только с четвертой попытки. Суммарная процедура записи с учетом ожидания в устройстве, включающем предлагаемый блок, составляет 2,5 Тц +

+ 0,5 Тц = 3,0 Тц, а в прототипе

2 5 Тц + Тц 6 5 Тц, т.е. быстродействие предлагаемого устройства в

2 раза выше быстродействия прототипа.

525698 6 вторые элементы ИЛИ и ИЛИ-НЕ, D-вход первого триггера является входом устройства, H-вход подключен к выI

5 ходу первого элемента И-НЕ, инверсный выход первого триггера подключен к второму входу третьего элемента И, выход которого подключен к вторым входам первого и второго элементов И и первому входу шестого элемента И, выходы второго и четвертого элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ-НЕ, выход которого подключен к первому входу второго элемента И-НЕ,. выход которого подключен к первому входу седьмого элемента И, второй вход второго элемента И-НЕ подключен к выходу перво20 го элемента ИЛИ, первый вход котороФормула изобретения

Устройство для сопряжения дисплейного процессора с блоком памяти, содержащее распределитель импуЛьсов, синхронизирующий вход которого является первым синхровходом устройства, первый триггер, регистр, входы которого являются входами установки сиг,нала состояния устройства, первый выход регистра подключен к первому входу первого элемента И, второй элемент И, первый вход которого является входом сигнала регенерации устройства, третий элемент И, первый вход которого подключен к выходу первого элемента И-НЕ, первый вход кото1 рого подключен к выходу первого элемента ИЛИ-НЕ, второй элемент И-НЕ, первый элемент ИЛИ, выход которого подключен к тактовому входу первого триггера, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро.действия устройства, оно содержит второй и третий триггеры, четвертый, пятый, шестой и седьмой элементы И, ro является входом сигнала записи устройства, второй вход перврго элемента ИЛИ подключен к первому выходу регистра, второй выход которого

25 подключен к второму входу шестого элемента И и к первому входу четвер-. того элемента И, второй вход которого является входом сигнала обратного хода луча устройства, выход четвертого элемента И подключен к третьим входам первого, второго и шестого элементов И, четвертый вход первого элемента И подключен к первому выходу распределителя импульсов, 35 соединенному с вторым входом первого элемента И вЂ” НЕ, третий вход которого

I подключен к первому синхровходу устройства и к первому входу пятого элемента И, выход которого подключен к первому входу второго элемента;

ИЛИ, второй вход которого подключен к выходу первого -элемента И, выход второго элемента ИЛИ,подключен к D-входу второго триггера, тактовый вход которого является вторым синхровходом устройства, инверсный выход второго триггера подключен к второму входу пятого элемента И и к первому входу первого элемента ИЛИ-НЕ, выход которого является выходом сигнала записи устройства, второй вход первого элемента ИЛИ-HE подключен к второму выходу распределителя импульсов, соединенному с пятым входом первого элемента И и который является первым выходом синхронизации устройства, третий выход распределителя импульсов является вторым выхо7 525698 8

HUP .

ЖЯ ИИ ф Jf, ?

Составитель JI.Àápoñèìoâ

Редактор Л.Пчолинская Техред А.Кравчук Корректор С.Черни

Заказ 7228/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 дом синхронизации устройства, такти, руюций вход третьего триггера является входом тактовых импульсов уст ройства, прямой выход третьего триггера является выходом тактирующих импульсов устройства, инверсный выход третьего триггера подключен к второму входу седьмого элемента И, выход которого подключен к D-входу третьего триггера.