Управляющий процессор

 

Изобретение относится к вычислительной технике и может быть использовано в самообучающихся системах управления объектами, не имеющими точной математической модели, а также для моделирования таких систем управления. Цель изобретения - расширение функциональных возможностей управляющего процессора за счет коррекции характеристик управляющих решений по результатам воздействия на объект управления. Процессор содержит блок 1 памяти, регистр 2 числа, группу 3 триггеров режима, блок 4 синхронизации, группы 5,6 элементов И, группу 7 блоков ассоциативной памяти, группу 9 элементов задержки, группу 8 схем сравнения и элемент ИЛИ 10. 2 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1541628

А1 (51) 5 r 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (54) УПРАВЛЯВЩИЙ ПРОЦЕССОР

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4426922/24-24 (22) 16,05.88 (46) 07.02.90, Бюл. ¹ 5 (72) Е.И.Бобыр, С,И.Григорьев и А.К.Гультяев (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1310836, кл, С 06 F 15/20, 1986.

Авторское свидетельство СССР

¹ 1292002, кл. С ОЬ F 15/20, 1985.

Крайзмер Л.П., Бородаев Д.А. и др.

Ассоциативные запоминающие устройства. — М., 1967.

Кохонен Т.Ассоциативные запоминающие устройства, — M., 1982.

Авторское свидетельство СССР

¹ 1290341, кл. r, 06 F 15/20, 1985.

2 (57) Изобретение относится к вычислительной технике и может быть использовано в самообучающихся системах управления объектами, не имеющими точной математической модели, а также для моделирования таких систем управления. Цель изобретения — расширение функциональных воэможностей управляющего процессора sa счет коррекции характеристик управляющих решений по результатам воздействия на объект управления. Процессор содержит блок 1 памяти, регистр 2 числа, группу 3 триггеров режима, блок 4 синхронизации, группы 5, 6 элементов И, группу

7 блоков ассоциативной памяти, группу 9 элементов задержки, группу 8 схем сравнения и элемент ИЛИ 10.

2 з и. A-лы, 3 ил.

15ч 1628

Изобретение относится к вычислительной технике и может быть использовано при создании самообучающихся систем управления объектами, не имеющими точной математической модели, в частности вычислительными системами, а также для моделирования таких систем управления.

Целью изобретения является расширение функциональных возможностей управ1О ляющего процессора за счет коррекции характеристик управляющих решений по результатам воздействия на объект управления.

На фиг.1 приведена функциональная

) схема управляющего процессора; на фиг.2 — функциональная схема блока синхронизации; на фиг.3 — функцио- . нальная схема блока ассоциативной па20 мяти.

Управляющий процессор содержит блок 1 памяти, регистр 2 числа, группу триггеров 3 режима, блок 4 синхронизации, первую группу элементов И

5, вторую группу элементов И 6, группу блоков 7 ассоциативной памяти, группу схем 8 сравнения, группу элементов 9 задержки и. элемент ИЛИ

10. Управляющий процессор имеет вход

11 аргумента, выход 12 pe=óëü ".ата., вход 13 запуска, группу входов 1ч и группу выходов 15.

Блок А синхронизации содер>кит генератор 16 импульсов, лерг;.ьй 7 и второй 18 элементы задержки, регистр 35

19 сдвига и имеет вход 20 и три выхода 21-23.

Блок 7 ассоциативной памяти содержит группу 24 элементов ИЛИ и ячейки 25 памяти, каждая из которых содержит регистр 26 ключа,, информационный регистр 27, схему 28 сравнения, первую 29 и вторую 30 группы элементов И и триггер 31.

Блок 7 имеет вход 32 характеристи- 45 ки, вход 33 ключа, вход 34 режима и выход 35.

В качестве блока 1 памяти может быть использовано любое из известных ассоциативных запоминающих уст- 50 ройств, которое позволяет производить поиск и считывание информации, удовлетворяющей заданному поисковому признаку. В качестве триггеров

3 режима используются RS-триггеры, а в качестве триггеров 31 — Т-триггеры.

Управляющий процессор работает следующим образом.

В исходном состоянии регистр 2 числа, регистр 19 сдвига, все триггеры 3 режима и триггеры 31 находятся в нулевом состоянии.

В блоке 1 памяти в качестве признаков поиска (ключей) хранятся значения параметров управляемого объекта (вычислительной системы), характеризующие такое его состояние, котсрое требует принятия решения по .управлению. В качестве ответнъй информации хранятся описания решений по управлению. Форма описания решений определяется формой представления управляющих воздействий. Например, в качестве описания решения может использоваться номер (тип) прерывания вычислительного процесса, номера (коды) параметров состояния объектов, подлежащих изменению и т.д.

Блоки 7 ассоциативной памяти предназначены для хранения значений характеристик решений по управлению (такими характеристиками, например, могут служить время реализации решения, величина ожидаемого положительного эффекта, величина возможного побочного отрицательного эффекта, конкретные значения параметров решения и т.q.). В каждом блоке 7 хранятся значения одной определенной характеристики для всех типов решений по управлению. Таким образом, число и блок.ов 7 ассоциативной памяти, входящих в состав устройства равно числу алализируемьж характеристик решений по управлению.

В качестве ключа поиска нужного значения характеристики во всех бло-. ках 7 используется слово, состоящее их двух частей. Первая его часть представляет собой описание решения по управлению, вторая — описание. состояния управляемого объекта. Такая структура ключа обусловлена тем, что при различных состояниях объекта одна и та же характеристика решения может иметь различные значения.

Цикл работы процессора включает две фазы: первая — д>аза выдачи решения, вторая — фаза коррекции характеристик решения.

Первая фаза работы процессора начинается с момента поступления на вход 11 аргумента процессора описания ситуации на объекте управления, требующей поиска управляющего решения. Описание ситуации поступает в

154

3 5

5 качестве признака %Виска на вход признака блока 1 памяти, в резуль4. тате чего на выход блока 1 выдается описание решения, соответствующего данной ситуации. В том же такте на вход 13 запуска устройства поступает сигнал запуска, которым производится запуск генератора 16 импульсов, а также установка в "1" младшего разряда регистра 19 сдвига, что приводит к формированию единичного сигнала на первом входе блока 4 синхронизации, который поступает на вход установки в "0" регистра 2.числа.

Найденное решение передается с выхода блока 1 на выход 12 результата устройства, а также на первый информационный вход регистра 2 числа.

Сформированный к этому времени тактовый импульс поступает через первый элемент 17 задержки на вход сдвига регистра 19 сдвига. Величина задержки должна обеспечить окончание установки младшего разряда регистра

19 сдвига в "1" до поступления тактового импульса на вход сдвига регистра

19 сдвига. После сдвига единицы младшего разряда на втором выходе блока синхронизации формируется единичный сигнал, который, поступая на синхровход регистра 2 числа, обеспечивает прием в старшие разряды регистра 2 описания решения, а в младшие — описания ситуации с входа 11 аргумента устройства.

Очередной тактовый импульс обеспечивает формирование единичного сигнала на третьем выходе блока синхронйзации. Этот .сигнал, пройдя через элемент ИЛИ 10, разрешает выдачу содержимого регистра 2 числа через группу элементов И 5 на входы ключа всех блоков 7 ассоциативной памяти.

Одновременно с этим единичный сигнал с выхода старшего разряда регистра 19 сдвига поступает через второй элемент 18 задержки на вход останова генератора 16 импульсов ° Величина задержки сигнала должна обеспечивать останов генератора линь после того, как очередным тактовым импульсом "1" старшего разряда будет сдвинута, т,е. произойдет обнуление регистра 19 сдвига.

Содержимое регистра числа представляет собой, как указано, ключ поиска требуемых значений характеристик решения (или его параметров). Пос»

1628 6 тупивший ключ сравнивается на схемах 28 сравнения всех ячеек 25 памя ти всех блоков 7 с ключами, записанными в соответствующих регистрах 26 ключа. В тех ячейках, в которых произошло совпадение ключей, на выходах схем сравнения формируется единичный сигнал, который поступает на вход триггера 31, переводя его в единичное состояние, Поскольку все триг1 геры 3 режима на данный момент находятся в нулевом состоянии,на третьем входе второй группы 30 элементов И также присутствует единичный сигнал, что обеспечивает выдачу содержимого соответствующего регистра 27 (искомого значения характеристики решения) на выход блока 7 и далее на соответствующхИ выход 15 устройства.

На этом первая фаза работы процессора заканчивается.

Вторая фаза работы процессора начинается по окончании реализации выданного решения на объекте управления. Полученные в результате реализации значения характеристик решения поступают на соответствующие входы 14 процессора. Поступившее значение характеристики передается на первый вход соответствующей схемы 8 сравнения. На втором входе данной схемы сравнения присутствует считанное в первой фазе работы значение характеристики (это обеспечивается наличием единичных сигналов на втором и третьем входах группы 30 элементов

И той ячейки памяти, из которой было считано значение характеристики).

Если поступившее от объекта значение характеристики совпало с хранящимся в ячейке, то соответствующий триггер 3 режима остается в нулевом состоянии, и коррекция информации в данном блоке 7 ассоциативной памяти не производится. Если поступившее значение характеристики отличается от хранящегося в ячейке памяти, то соответствукиций триггер 3 режима устанавливается в единичное состояние, чем обеспечивается прохождение поступившего значения характеристики через группу элементов И 6 на первый вход соответствующего блока

7 ассоциативной памяти. Одновременно единичный сигнал с выхода триггера

3 режима, пройдя через элемент ИЛИ

10, разрешает прохождение ключа с регистра 2 числа на вход ключа блока

1541628

7. Это позволяет произвести коррек- цию хранящейся информации именно в той ячейке данного блока 7 ассоциа:тивной памяти из которой производи9

5 лось считывание значения характеристики решения в первой фазе работы устройства.

Указанные действия реализуются в блоке 7 следующим образом. В результате совпадения поступившего ключа с хранящимся в регистре 26 ключа той ячейки, из которой производилось считывание, на выходе схемы 28 сравнения этой ячейки формируется единичный сиг-.

15 нал, который переводит триггер 31 в нулевое состояние, а также обеспечивает передачу нового значения характеристики с первого входа ячейки через группу 29 элементов И на регистр

27. Поскольку триггер 31 находится в нулевом состоянии, новое содержимое регистра 27 на выход блока 7 не передается.

Если в результате реализации реше- 2-, ния получены новые значения нескольких (или всех) характеристик решения,, то при коррекции каждого из них про- цессор работает аналогично описанному.

После того, IcBK cKoppeктировано

1 значение последней из поступ .n:хих характеристик„ цикл работы процесса ра заканчивается.

Формула и з о б р е т е н и я

1. Управляющий проне сор„ .сод.-=ржа-щий блок памяти, регистр числа, гри триггера релима и блок с- пхронизации., причем вход аргумента процессора соединен с входом признака блока памяти, выход которого соединен с выходом результата процессора и с первым информационным входом регистра числа, второй информационный вход которого является входом аргумента процессора, вход установки в "О" регистра числа подключен к первому выходу блока синхронизации, а синхровход - к. второму вьходу блока синхронизации, о т л и— ч а ю щ и и -с я тем, что, с целью рас1 ширения функциональных воэможностей

SG процессора за счет коррекции характеристик управляющих решений по результатам воздействия на объект управления, процессор содержит две группы элементов И, группу блоков ассоциативной памяти, группу схем сравнения, 5- .группу элементов задержки, дополнк-тельно (и — 3) триггеров режима (и ! число блоков ассоциативной памяти в

HЛИ p p рд ды информационного выхода регистра числа подключены к первым входам соответствующих элементов И первой группы, вторые входы которых подключены к выходу элемейта ИЛИ, первые п входов которого подключены к прямым выходам соответствугащнх триггеров режима, а {и+1)-й вход соединен с третьим выходом блока синхронизации, вход которого подключен к входу запуска. процессора, прямой выход i-ro (i=1,...,n) триггера режима подключен к входу i-ro элемента задержки группы и к первым входам соответствующих элементов И i-й подгруппы второй группы, второй вход каждого из которых является соответствующим входом из i-1"; подгруппы группы входов процессора., а выходы подключены к входу характеристики соответствующего блока ассопиативной памяти, разряды входа ключа всех блоков ассоциативной памяти подключены к выходам соответствующих элементовИ первой группы., а разряды выхода 1.-го блока ассоциативной памяти образуют i-ю подгруппу группы выходов процессора и подключены к соответствующим разрядам первого входа 1-й схемы сравнения, разряды второго входа котс,".ой подключены к соответствующим входам -и подгруппы группы входов процессора, а вь ход i-й схемы сравнения подключен к единичному входу 1.-гo триггера режима, вход установки B О которого соединен с выходом i-го элемента задержки, а инверсный выход— с входом режима i ão блока ассоциативной памяти.

2. Процессор по п.1, о т л и— ч а ю ш и и с я тем, что блок синхронизации содержит генератор импульсов, первый и второй элементы задержки, регистр сдвига, причем вход блока синхронизации подключен к входу запуска генератора импульсоь, а так-же к установочному входу регистра сдвига, вход сдвига которого подключен к выходу первого элемента задержки, вход которого соединен с выходом генератора импульсов, вход останова которого соединен с выходом второго элемента задержкг!, вход которого подключен к прямому выходу старше" !

1 го разряда ре гистра сдвига и является третьим вьгходом блока синхронизации ггервыи н- второи яы"- Одгг гготОрого

9 15416 являются соответственно прямыми выходами первого и второго младших разрядов сдвига.

3. Процессор по п.1, о т л и ч а— ю шийся тем:, что блок ассоциативной памяти содержит группу элементов ИЛИ и ячейки памяти, каждая из которых содержит регистр ключа, инфор-1О мационныйрегистр, схему сравнения, первую и вторую группы элементов И, триггер, причем вход характеристики блока ассоциативной памяти соединен с первыми, вход ключа - с вторыми,15 а вход режима - с третьими входами всех ячеек памяти, выходы которых подключены к соответствующим входам блока элементов ИЛИ, выход которого является выходом блока ассоциатив28 1О ной памяти, в каждой ячейке памяти первый вход ячейки соединен с первым входом первой группы элементов И, второй вход которой подключен к выходу равенства схемы сравнения, а выход первой группы элементов И вЂ” к входу информационного регистра, выход которого соединен с первым входом второй группы элементов И, второй вход которой соединен с прямым выходом триггера, единичный -вход которого подключен к выходу равенства схемы сравнена, первый вход которого соединен с выходом регистра ключа, а второй вход является вторым входом ячейки памяти, третий вход которой подключен к третьему входу второй группы элементов И, выход которой является выходом ячейки памяти.

Юаг.2

1541628

Составитель С.Аверьянова

Редактор 0.3)рковецкая Техред М.Дидык Корректор Q.ÊðàâöîBà

Заказ 282 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, уп, Гагарина, 101