Цифровой согласованный фильтр 4 м-сигналов

 

Изобретение относится к радиолокационной технике. Цель изобретения - повышение быстродействия при одновременном упрощении фильтра. Фильтр содержит компаратор 1, формирователь 2 кода фаз, блок памяти 3 входных отсчетов, блок управления 4, блок памяти 5 коэффициентов, сумматор 6,формирователь 7 квадратурных сигналов и накапливающий сумматор 8. Входной сигнал сравнивается в компараторе 1 с нулевым уровнем. Из полученного бинарного сигнала формирователь 2 вырабатывает сигнал, представленный набором разрядных кодов фазы. Этот сигнал записывается в блок памяти 3. Полученные двоичные коды фаз входного сигнала поступают на сумматор 6, а результаты сложения - на формирователь 7, вычисляющий поочередно SIN-ную и COS-ную составляющие, которые затем поступают на сумматор 8. Он, осуществляя операцию наакопления квадратурных составляющих, производит вычисление модуля и фазы входного сигнала. Цель достигается путем замены операции умножения двух комплексных чисел простейшей операцией сложения двух разрядных чисел, быстродействие которой определяется только быстродействием сумматора 6. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)5 Н 03 Н 17/06

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1:

К AВтОРСН0М CBNQETEAbCTBV

1 (21 ) 4358264/24-09 (22) 04. 01. 88 (46) 23,03.90. Бюл, Р 11 (72) Е. В. Боголюбова, С.И.Филашов и Л.С.Цилькер (53) 621 . 396. б (088.8) (56) Патент ФРГ Р 2621113, кл. Н 03 Н 11/00, 1979. (54) ЦИФРОВОЙ СОГЛАСОВАННЫЙ ФИЛЬТР

Ч11-СИГНАЛОВ (57) Изобретение относится к радиолокационной технике. 1 ель изобретения — повышение быстродействия при одновременном упрощении фильтра, Фильтр содержит компаратор 1, формирователь 2 кода фаз, блок памяти 3 входных отсчетов, блок управления 4, блок памяти 5 коэффициентов, сумматор 6, формирователь 7 квадратурных сигналов и накапливающий сумматор 8.

„.Я0„„1552355 А I

Входной сигнал сравнивается в компараторе 1 с нулевым уровнем. Из полученного бинарного сигнала формирователь 2 вырабатывает сигнал, представленный набором разрядных кодов Фазы.

Этот сигнал записывается в блок памяти 3. Полученные двоичные коды фаз входного сигнала поступают на сумматор б, а результаты сложения — на формирователь 7, вычисляющий поочередно sin-ю и cos-ю, составляющие, которые затем поступают на сумматор 8.

Он, осуществляя операцию накопления квадратурных составляющих, производит вычисление модуля и фазы входного сигнала. Пель достигается путем замены операции умножения двух комплексных чисел простейшей операцией сложения двух разрядных чисел, быстродействие: которой определяется только быстродействием сумматора 6. 3 ил, 1552355 »

Изобретение относится к радиолокационной технике и может быть использовано для оптимальной обработки ЧМсигналов .

Бель изобретения — повьпяение быстрОдействия при одновременном упрощении парового согласованного фильтра

ЧИ-с игналов, На фиг.1 приведена электрическая схема иибрового согласованного Ьипь тра ЧМ-сигналов; на фиг. 2 — временные диаграммы, поясняющие работу формир1 вателя кода Фаз на Фиг.3 †.блок уйравления, 15

Пирровой согласованный фипьтр ЧМсигналов содержит компаратор 1, формирователь 2 кода фаз, блок 3 памяти входных отсчетов, блок 4 управления, блок 5 памяти коэффициентов, сумматор 2р

6,, формирователь 7 квадратурных сигналов и накапливающий сумматор 8.

Блок 4 управления содержит генератор

9, первый и второй счетчики 10 и 11 и блок 12 постоянной памяти. 25

Фильтр Ч Р-сигналов работает следующим о б раз ом.

При согласованной фильтрации осуществляется свертка принятого сигнаЛа Х „(t) с импульсной характеристикой фильтра, Так как при частотной

Модуляции информационным параметром является фаза, то входной сигнал

X>„(t) можно представить в полярных координатах выборками единичного вектора с определенной фазой. При этом

Достаточно сложную операцию квантования входного сигнала на АЦП можно заменить на следующую. Входной сигнал

Х (t) подается на вход ксмпаратора

Ьх

1, выполняющий сравнение с нулевым уровнем. С выхода компаратора 1 бинарный сигнал поступает на формирователь 2 кода фаз, работа которого иллюстрируется на фиг.2. На формирова- 45 теле 2 через интервал Ьt, величина которого определяется полосой частотной модуляции, берутся выборки сигнала. Взятие выборок осуществляется с помощью пачек из k импульсов, поступающих с пятого выхода блока 4 управления. Количество ичпульсов в пачке k выбирается исходя иэ требований точности квантования. Для большинства практических случаев характеристики обнаружения и измерения остаются удовлетворительными даже при 4-8уровневом квантовании фазы, На фиг,2

I приведен случай 8-уровневого кванто вания, Затем квантованный сигнал представляется в виде двоичного кода фазы. Формирователь 2 вырабатывает сигнал, представленный набором р-разрядных (в конкретном случае 3-разрядных) кодов фазы Р „1, где 1 — порядковый номер выборки.

Так как импульсная характеристика согласованного фильтра должна быть функцией, то при способе фильтрации ее можно представить набором из рраэряцных двоичных чисел где ц „ фаза k-й выборки зондирующего сигнала. Значения Й„ записаны в ячейки программируемого блока 5 памяти коэффициентов импульсной характеристики фильтра. С выхода формирователя

2 код фаз входного сигнала поступает на вход блока 3 памяти входных отсчетов, представляющий собой ОЗУ. На его вход записи с первого выхода блока 4 управления поступает команда записи, а на адресный вход блока 3 с второго блока 4 управления поступает адрес с номером той ячейки, в которую должна быть записана данная выборка.

Адреса формируются такими образом, чтобы в каждом цикле записи (с интервалом ас) адрес менялся на одну единицу, общее количество ячеек блока 3 равно числу выборок п. При поступлении (п+1 )-й выборки она записывается в ту же ячейку, в которую была записана первая выборка, которая при этом стирается. По окончании команды записи блок 3 переводится в режим чтения, а с его выхода двоичные коды фаэ входного сигнала поступают на первый вход сумматора 6, на второй вход которого п ос туп ают коды Ч „, Так м образом, операция умножения двух комплексных чисел заменяется простейщей операцией сложения двух р-разрядных чисел, быстродействие которой определяется только быстродействием выбранной микросхе .. суммато" ра 6. Номера вызываемых ячеек блока 5 поступают на его адресный вход с третьего выхода блока 4 управления.

За время между двумя отсчетами 4 Е на сумматоре 6 происходит п сложений и Ц 1. В режиме чтения номера вык зываемых на блоке 3 ячеек формируются так, что в каждом следующем цикле обработки они сдвигаются относительно номера вызываемой ячейки блока 5 на ед иницу.

) 5523

Результат каждого сложения Ц„и

Ч „1 поступает на вход формирователя

7, который по команде, поступающей с шестого выхода блока 4 управления, вычисляет поочередно здп-ю и | os-ю составляющие, которые затем поступают на вход накапливающего сумматора 8 °

Накапливающий сумматор 8, выполненный по широко известной схеме, осу- ð ществляет операцию накопления Il квадратурных составляющих в течение цикла

gt обработки. В конце каждого цикла обработки по команде с четвертого выхода блока 4 управления происходит вычисление модуля и Аазы входного сиг-, нала и обнуление запоминающих регистров. Фильтр готов к новому циклу обработки.

Формула изоб ре тения

Цирровой согласованный фильтр ЧМсигналов, содержащий блок памяти входных отсчетов, блок памяти коэффици- 25 ентов, накапливающий сумматор, выход которого является выходом цифрового согласованного фипьтра ЧИ-сигналов, и блок управления, первый и второй выходы кото рого соединены с входом з а

55 писи и адресньм входом блока памяти входных отсчетов соответственно, а третий и четвертый выходы блока управления соединены с адресным входом блока памяти коэффициентов и управляющич входом накапливающего сумматора соответственно, о т л и ч а ю шийся тем, что, с целью повьппения быстродействия при одновременном упрощении цифрового согласованного фипьтра ЧИ-сигналов, введены последо" вательно соединенные комнаратор, первый вход которого является входом цифрового согласованного фильтра Ч1 сигналов, а второй вход соединен с общей шиной, и формирователь кода фаз,выход которого соединен с входом блока памяти входных отсчетов, а также последовательно соединенные сумматор иформирователь квадратурных сигналов, выход которого соединен с входом накапливающего сумматора, причем первый е и второй входы сумматора соединены с выходами блоков памяти входных отсчетов и коэффициентов соответственно, а управляющие входы формирователей кода фаз и квадратурных сигналов подключены к пятому и шестому входам блока управления соответственно.

7700

®„

007

000

077

7аО

707

100Î

020

Фиг. 2