Сетевой контроллер

 

Изобретение относится к вычислительной технике, а именно обмену информацией между станциями (абонентами) локальной управляющей вычислительной сети, и может быть использовано в АСУ технологическими агрегатами и процессами. Целью изобретения является повышение скорости передачи информации и расширение протокольных функций контроллера. Сетевой контролер содержит линейный узел 1, преобразователь кода 2, входной регистр 3, регистр приема 4, узел 5 проверки информации по паритету, выходной регистр 6, регистр передачи 7, мультиплексор 9 условий приемопередачи, блок 10 постоянной памяти микропрограмм приемопередачи, конвейерный регистр 11 приемопередачи, мультиплексор 12 условия обработки, блок 13 микропрограммного управления обработки, блок 14 постоянной памяти микропрограмм обработки, конвейерный регистр 15 обработки, блок 16 постоянной памяти уставок, процессор 17, регистр 18 адреса, блок 19 буферной памяти приемопередачи и подключается к абоненту 20, тактовому генератору 21 и к локальной управляющей вычислительной сети 22. 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 41 А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СЕИДЕТЕДЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4385319/24-24 (22) 29.02.88 (46) 15.05.90. Бюл. 11 18 (7 ) Грозненское научно-производственное объединение пПромавтоматикап (72) В.И.Шатило, Ю.К.Артемьев, В.В.Головков и Б.А.Попов (53) 681.325(088.8) (56) Контроллер сетевой Lla 2.000.010

ТУ 25-1728.0008-87. (54) СЕТЕВОЙ КОНТРОЛЛЕР (57) Изобретение относится к вычислительной технике, а именно обмену информацией между станциями (абонентами) локальной управляющей вычислительной сети, и может быть использовайо в АСУ технологическими агрегатами и процессорами. Целью изобретения является повышение скорости передачи информации и расширение прото(gg)g G 06 F 15/16, Н 04 Q 9/00

2 кольных функций контроллера. Сетевой контроллер содержит линейный узел

1, преобразователь кода 2, входной регистр 3, регистр приема 4, узел 5 проверки информации по паритету, выходной регистр 6, регистр передачи

7, мультиплексор 9 условий приемопередачи, блок 10 постоянной памяти микропрограмм приема-передачи, конвейерный регистр 11 приема-передачи, мультиплексор 12 условия обработки, блок

13 микропрограммного управления обработки, блок 14 постоянной памяти микропрограмм обработки, конвейерный регистр 15 обработки, блок 16 постоянной памяти уставок, процессор 17, регистр 18 адреса, блок 19 буферной памяти приема-передачи и подключается к абоненту 20, тактовому генератору 21 и к локальной управляющей вычислительной сети 22. 7 ил.

1564641

Изобретение относится к вычислительной технике, а именно обмену информацией между станциями (абонентами) локальной управляющей вычислительной сети, и может быть использовано в АСУ технологическими агрегатами и процессами.

Цель изобретения — повышение скорости передачи информации и расшире1О ние протокольных функций контроллера.

На фиг.1 п1щведена функциональная схема сетевого контроллера; на фиг.2формат пакета данных, передаваемого в сети на фиг.З вЂ” 7 — алгоритмы npuj р 4 ема байта информации иэ сети" обработки байта пакета данных, соответствующего значению адреса приемника, обработки принятого байта, значение которого соответствует адресу функции, обработки принятого байта, значение которого соответствует адресу источника; приема последующих байтов принимаемого пакета. данных.

Сетевой контроллер содержит (фиг.1j25 линейный узел 1, преобразователь 2 кода, входной регистр 3., регистр 4 приема, узел 5 проверки информации по паритету, выходной регистр 6, регистр 7 передачи мультиплексор 8 условий приема-передачи, блок 9 микропрограммного управления приема-передачи „блок 1 0 постоянной IIBMRTH MHK ропрограмм приема-передачи, конвейерный регистр 11 приема-передачи, мультиплексор 12 условий обработки, блок

13 микропрограммного управления обработки, блок 14 постоянной памяти микропрограмм обработки, конвейерный регистр 15 обработки, блок 16 постоян- О ной памяти уставок, процессор 17, регистр 18 адреса, блок 19 буферной памяти приема-передачи и подключается к абоненту 20, тактовому генератору

21 и к локальной управляющей вычисли- „ тельной сети 22, Формат передаваемой в сети 22 информации (пакета аанных)(фиг.2) следующий: первый байт — значение адреса приемника (АП), которому преднаэна-.

10 чен пакет данных или от которого необходимо получить пакет по запросу второй байт — значение выполняемой по выбранному адресу функции (АФ), т.е. передача пакета или прием; третий байт - значение адреса источни- .

55 ка (АИ), передающего пакет данных или готового принять по запросу (в зависимости от значения,АФ); четвертый байт — значение длины передаваемого пакета данных (ДП). Затем в сети передается номер байтов информации, равный пакету данных (ПД), последний байт М +1 — значение контрольной суммы (КС) передаваемого пакета данных.

Алгоритм приема байта информации из сети 22 (фиг.3), по которому под управлением микропрограммы, записанной в блоке 10, принимается каждый байт пакета данных, содержит микрокомандный цикл 23 (далее микроцикл) анализа наличия стартовой единицы в

Ь сети. 22, микроцикл 24 приема бита, микроцикл 25 анализа значения счетчика битов, микроцикл 26 записи байта в регистр 4 приема защитного разряда, микроцикл 27 анализа наличия ошибки

B принятом байте, микроцикл 28 условия приема при обнаружении ошибки.

Алгоритм обработки байта пакета данных, соответствующего значению АП (фиг.4) содержит микроцикл 29 анализа условия приема байта, микроцикл

30 загрузки в регистр общего назначения (POH) процессора 17 расшифровки адреса, микроцикл 31 подсчета кон- . трольной суммы, микроцикл 32 записи в регистр 18 адреса, т.е. адреса, по которому производится запись принятого байта в блок 19, микроцикл 33 записи байта в блок 19, микроцикл 34 инкремента счетчика длины пакета данных, микроцикл 35 инкремента счетчика адреса блока 19, микроцикл 36 анализа обращения по групповому адресу, микроцикл 37 анализа обращения по широковещательному адресу.

Алгоритм обработки принятого байта, значение которого соотв етствует АФ (фиг.5), содержит микроцикл 38 условия приема байта, микроцикл 39 загрузки байта в POH процессора 17, микроцикл 40 анализа значения АФ (прием или передача), микроцикл 41 подсчета контрольной суммы, микроцикл 42 занесения адреса в регистр 18 адреса, микроцикл 43 записи байта в блок 19, микроцикл 44 инкремента счетчика длины пакета данных, микроцикл 45 инкремента счетчика адреса блока 19.

Алгоритм обработки принятого байта, значение которого соответствует АИ (фиг.6), содержит микроцикл 46 анализа условия приема байта, микроцикл

47 записи байта POH процессора 17, микроцикл 48 подсчета контрольной суммы, микроцикл 49 записи адреса, 641 6 и после прихода стартового бита под управлением блока 9 микропрограммного управления приема-передачи информация через линейный узел 1 поступает на вход преобразователя 2 кода, где преобразуется в последовательный код и принимается из сети 22 согласно алгоритму приема (фиг.3).

На лмкроцикле 23 сетевой контроллер анализирует наличие стартовой единицы в сети 22 и при ее приеме первый бит информации, преобразованный преобразователем 2 кода на микроцикле 24 приема бита, биты записываются в последовательном виде во входной регистр 3, при этом микропрограммно отсчитывается количество принятых битов и если оно не равно восьми — микроцикл 25 анализа значения счетчика битов, то принимается следующий бит.

После приема восьми битов на микроцикле 26 записывается байт в регистр

3 приема, в этом же микроцикле принимается контрольный разряд и на микроцикле 27 анализируется значение ошибки в принятом байте. Если ошибки нет, то на мультиплексор !2 условий обработки поступает условие на обработку принятого байта — микроцикл 28, затем переход на прием следующего байта, если отсутствует признак конца, если ошибка по паритету, то на выходе узла 5 проверки информации по паритету формируется признак ошибки, выход которого соединен с входом мультиплексора Я условий приема-передачи, по которому прекращается прием из сети 22 пакета данных, и условие приема байта информации из сети 22 на вход мультиплексора 12 условий обработки не формируется. !риняв условие приема байта и записи его в регистр 4 приема через вход мультиплексора 12 условий обработки блок 13 микропрограммного управления обработки переходит на выбор последовательности микрокоманд иэ блока 14 постоянной памяти микропрограмм обработки через конвейерный регистр обработки 15, необходимых для обработки первого принятого из сети байта, по алгоритму приведенному на фиг.4.

На микроцикле 29 анализируется условие приема байта и если байт.принят, то на следующем микроцнкле 30; если значение ЛП соответствует индивидуальному адресу данного сетевого

5 1564 регистр 18 «дреса, микроцикл 50 записи байта в блок 19. микроцикл 51 инкремента счетчика длины пакета данных, микроцикл 52 инкремента счетчика адреса.

Алгоритм приема последующих байтов принимаемого пакета данных (фиг.7) содержит микроцикл 53 условия приема байта, микроцикл 54 записи байта в

Р0Н процессора 17, микроцикл 55 подсчета контрольной суммы, микроцикл

56 записи адреса в регистр 18 адреса, микроцикл 57 записи байта в блок

19, микроцикл 58 инкремента счетчика длины пакета данных, микроцикл 59 сравнения счетчика длины пакета данных со значением длины пакета данных, принятого из сети 22, микроцикл 60 инкремента счетчика адреса блока 19, 20 микроцикл 61 сравнения значения контрольной суммы, принятой из сети 22 (последний байт — фиг.2), со значением контрольной суммы, подсчитанной при приеме пакета данных, микро- 25 цикл 62 перехода на передачу принятого пакета данных, микроцикл 62 перехода на передачу принятого гакета данных абоненту 20, лыкроцикл 63 формирования признака ошибки, микроцикл 30

64 диагностики. . Устройство работает следующим образом.

При включении сетевого контроллера в сеть 22 блок 13 микропрограм35 много управления обработки начинает выборку микрокоманд с нулевого адреса, при этом из блока 16 постоянной памяти уставок заносятся в РОНЫ процессора 17 необходимые для работы 40 уставки, подготавливаются для нормальной работы все схемы сетевого контроллера, сообщается слово — состояние абоненту 20 о готовности работы сетевого контроллера с сетью 22, дается 4 команда через мультиплексор 8 условий приема-передачи, линейному узлу 1 на анализ сети 22, после чего под управлением блока 13 микропрограммного управления обработки проводится диаг- 50 ностика узлов сетевого контроллера, при этом на каждом микрокомандном цикле проверяется условие приема информации из сети 22, а также контролируется запрос абонента 20 на прием от него сетевым контроллером команды или пакета данных для передачи его в сеть

22. В сети 22 информация передается сигналами биполярного кода с пробелом

1564641 контроллера, то выполнение микроцикла 31 подсчета контрольной суммы, если нет, то переход на выполнение микроцикла 36 анализа обращения по групповому адресу. Если данный сетевой контроллер принадлежит к данной группе сети 22, что проверяется чтением состояния блока 9 буферной памяти приема-передачи групповых адресов по адресу АП, принимаемому из сети

22, то переход,на выполнение микроцикла 31, если нет, выполнение микроцикла 37 анализа обращения по широковещательному адресу, если да, то переход на микроцикл 31, если нет, то конец приема, т.е. обращение не к данному сетевому контроллеру, и с выхода конвейерного регистра 15 обработки на вход мультиплексора 8 условий приема-передачи формируется условие, по которому прекращается дальнейший прием из сети 22. На микроцикле 31 организуется счетчик контрольной суммы в одном иэ РОНов про." 25 цессора 17, куда заносится значение принятого байта,„ на микроцикле 32 запись в регистр 18 адреса адреса, по которому производится запись при-нятого байта в блок 19, адрес зано- 30 сится из РОНа процессора 17, в кото-рый он был записан из блока 16 постоянной памяти уставок, на микроцикле

33 — запись байта в блок 19, на микроцикле 34 инкрементируется счетчик длины пакета данных, организованный в РОНе процессора 17, на микроцикле

35 инкрементируется счетчик адреса блока 19, на следующем микроцикле блок 13 микропрограммного управления обработки переходит в режим ожидания условия приема следующего байта в регистр 4 приема, поступающего на. вход мультиплексора 12 условий обработки. 45

При обработке принятого байта

АП по алгоритму, приведенному на фиг.4,. затрачивается максимально 9 мнкроциклов, поэтому к концу приема иэ сети 22 следующего байта и записи его в регистр 4 приема процессор

17 готов обрабатывать следующий байт.

При наличии на микроцикле 38 условия приема байта АФ (фиг.2) в регистр

4 приема, поступающего на вход мультиплексора 12 условий обработки, блок 13 микропрограммного управления обработки начинает выборку микрокоманд в последовательности, указанной на фиг.5. На микроцикле 39 организуется загрузка байта в POH процессора

17 иэ регистра 4 приема, на микроцик— ле 40 — анализ значения АФ вЂ” определяется прием информации из сети 22 или запрос на передачу., если прием, то переход на микроцикл 41 — подсчет контрольной суммы, если передача по запросу, переход на ожидание приема третьего байта — АИ, затеи осуществляется переход на передачу и передача сетевым контроллером информации иэ блока 19 буферной памяти приемапередачи в сеть 22 по адресу АП, При приеме после выполнения микроцикла

4! выполнение юлкроцикла 42 — занесение адреса блока 19 в регистр 18 адреса, увеличенного в РОНе процессора

17 при обработке первого байта, на икроцикле 43 — запись байта в блок

19, на микроцикле 44 инкрементируется счетчик длины пакета, на микроцикле 45 инкрементируется счетчик адреса блока 18, на этом прием второго байта закончен, при этом затрачивается восемь микрокомандных циклов.

По условию приема байта и записи его в регистр 4 приема — микроцикл

46 — анализ условия приема байта, блок

13 микропрограммного управления обработки начинает выборку микрокоманд из блока 14 постоянной памяти микропрограмм обработки по алгоритму, приведенному на фиг.6, и на микроцикле 47 происходит запись байта в POH процессора 17, на микроцикле 48 производится подсчет процессором 17 контрольной суммы, на микроцикле 49— запись адреса в регистр 18 адреса,на микроцикле 50 — запись байта в блок

19, на микроцикле 51 инкрементируется счетчик длины пакета, на микроцикле 52 инкрементируется счетчик адреса блока 19, при этом на обработку третьего байта АИ затрачивается семь микрокомандных циклов. Приняв условие приема байта на микроцикле 53 (фиг.7),. на микроцикле 54 происходит запись байта в РОН процессора 17, на микроцикле 55 подсчитывается контрольная сумма, на микроцикле 56 — запись в регистр 18 адреса адреса блока 19, на микроцикле 57 — запись байта в блок 19, на микроцикле 58 инкремектируется счетчик длины пакета данных, на микроцикле 59 сравнивается значение счетчика длины пакета со значением длины пакета, принятого из ñå15646 ти 22 в четвертом байте (фкг.2) и хранящегося и РОНе процессора 17 (сравнение значения счетчика длины пакета и значения длины пакета хра5 нящегося в РОНе процессора 17, проводится после инкременткрования счетчика длины пакета потому, что в исходном состоянии счетчик длины пакета обнулен и инкрементируется после обработки первого принятого байта А1 ..)

) при несравненкк — прием следующего байта, причем на микроцикле 60 инкрементируется счетчик адреса блока 19, прк сравнении — на микроцикле 61 срав-1 нивается значение контрольной суммы, принятой иэ сети 22 (фиг.2), с контрольной суммой, подсчитанной процессором 17 за время приема всего пакета данных, прк равенстве значений кон- 20 трольных сумм пакет данных считается принятым из сети 22 и расположенйым в блоке 19 буферной памяти приема-передачи к сетевой контроллер переходит на выполнение подпрограммы 25 передачи положительной квитанции и передачи пакета данных абоненту 20 (мккроцикл 62), прк несравнении контрольных сумм сетевой контроллер переходит на выполнение подпрограммы 30 передачи отрицательной квитанции в сеть 22 (микроцикл 63), после окончания выполнения которой сетевой контроллер переходит в режим диагностики (микроцикл 64). для обработки при- 35 нимаемых байтов (кроме первых трех) затрачивается девять микрокомандных циклов.

После записи всего пакета данных в блох 19 сетевым контроллером пода- 40 ется в сеть 22 квитанция, подтверждающая правильность принятого пакета данных, для чего при приеме пакета данных адрес источника запоминается в одном из РОНов процессора 17 ро кон- 45 ца приема пакета данных (адрес источнкка запоминается при любом режиме обмена) и после окончания приема записывается в регистр 7 передачи, выставляется условие перехода на вход 50 мультиплексора 8 условий приема-передачи, по которому под управлением блока 9 микропрограммного управления приема-передачи данный байт переписывается в выходной регистр 6 и через преобразователь 2 кода в последовательном коде линейным узлом l передается в сеть 22 ° За время передачи процессором !7 считывается кз бло41 !

О ка 16 постоянно)й памяти уставок значение положительной квитанции и заносится в регистр 7 передачи, с которого байт положительной квитанции переписывается после передачи последнего бита байта адреса источника в выходной регистр 6 и передается в сеть

22.

Отрицательная квитанция передается при обнаружении ошибки при приеме в двух случаях — при обнаружении ошибки по паритету и прк несравнении процессором 17 контрольных сумм, прк этом отрицательная квитанция передается в сеть 22 аналогично передачи положительной квитанции, за исключением того, что кз блока !6 постоянной памяти уставок считывается значение отрицательной квитанции.

Прк безошибочном приеме пакета данHblx блок 13 микропрограммного управления обработки переходит на выбор последовательности мккрокоманд крерывания работы абонента 20 и считывания абонентом 20 слова состояния сетевого контроллера. По прямому доступу к памяти абонента 20 пакет данных кэ блока 19 буферной памяти приемапередачи пересылается в .память абонента 20.

В случае передачи пакета данных абонентом 20 в сеть 22 абонент 20 считывает слово состояния сетевого контроллера и при возможности работы с ним выдает команду перехода на прием от него начального адреса памяти абонента 20, в котором размещен пакет данных, длину пакета и команду на передачу по индивидуальному адресу или запросу, после чего сетевым контроллером в режиме прямого доступа к олоку 10 постоянной памяти микропрограмм приема-передачи считывается пакет данных в блок 19 буферной памяти приема-передачи, а в случае передачи блок 13 микропрограммного управления обработки переходит на.подпрограмму передачи пакета данных, прк этом формируется условие, поступающее на вход мультиплексора 8 условий приема-передачи, по которому под управлением блока 9 микропрограммного управления приема-передачи линейный узел 1 переходит в режим "захвата" сети 22, "захватив" которую, формирует условие захвата на вход мультиплексора 12 условий обработки к переходит в режим ожидания записи!

5646ч1

12 байта пакета данных в выходной регистр 6. Байт информации считывается с блока 19, записывается в регистр

7 передачи, после чего формируется условие передачи на входе мультиплексора 8 условий приема-передачи, по которому байт переписывается в выходной регистр 6 и передается в сеть

22, во время чего второй байт считывается с буфера приема-передачи и заносится в регистр 7 передачи и т,д, При передаче байта информации блоком

9 микропрограммного управления приема-передачи микропрограммно отсчи15 тывается передача каждого бита и,, выдвинув последний бит из выходного ре— гистра 6, в него переписывается байт информации иэ регистра 7 передачи, при этом контролируется признак конца пакета на входе мультиплексора 8 условий приема-передачи, который выставляет блок 13 микропрограммного управления обработки при записи в регистр 7 передачи последнего байта па- 25 кета данных, при его наличии последний байт передается в сеть 22 и устройство переходит в режим ожидания квитанции.

При передаче пакета цанных по запросу сетевой контроллер принимает третий байт (фиг.2) с указанием адреса сетевого контроллера, запросивzего пакет данных, адрес запоминается в РОНе процессора 17, и сетевой

35 контроллер переходит в режим передачи пакета данных аналогично передаче по указанному адресу, с той разницей, что третьим байтом передается адрес сетевого контроллера, запрсившего пакет данных, хранящийся в регистре общего назначения процессора 17, с тем, чтобы не нарушить формат пакета данных, приведенного на фиг.2.

В паузах между сеансами связи, когда сетевой контроллер не участвует в обмене информацией, проводится диагностика всех узлов сетевого контроллера и глобальная,циагностика с участием абонента 20.

Формула изобретения

Сетевой контроллер, содержащий

55 линейный узел, преобразователь кода, входной регистр, узел проверки информации по паритету, выходной регистр,мультиплексор условий приемаперед» ш, б iок микроI11jîrðàììíîrо vп-равления приема-передачи, блок постоянной памяти микропрограмм приема-передачи, конвеиерныи регистр приема-передачи, тактовый генератор, информационный вход-выход линейного уэла является одноименным входом — вь ходом контроллера для соединения с локальной упраЪляющей вь|числительной сетью, первый информационный выход линейного узла соединен с первым информационным входом преобразователя кода, второй информационный выход соединен с входом узла про— верки информации по паритету, выход условия приема линейного узла соединен с соответствующим информационным входом мультиплексора условий приема-передачи, информационный вход линейного узла соединен с первым информационным выходом преобразователя кода, управляющий вход линейного узла соединен с соответствующим выходом конвейерного регистра приема-передачи, второй информационный выход преобразователя кода соединен с информационным входом входного регистра,второй информационный вход преобразователя кода соединен с выходом выходного регистра, выход состояния преобразователя кода соединен с соответствующим информационным входом мультиплексора условий приема †передачи, управляюций вход преобразователя кода соединен с соответствующим выходом конвейерного регистра приемапередачи, управляющие входы входного и выходного регистров соединены с соответствующими выходами конвейерного регистра приема-передачи, контрольный выход узла проверки информации по паритету соединен с соответствующим информационным входом мультиплексора условий приема-передачи, выход которого соединен с входом условий блока микропрограммного управления приема-передачи, выходы которого соединены с адресными входами блока постоянной памяти микропрограмм приема-передачи, выходы которого соединены с информационными входами конвейерного регистра, соответствующие выходы которого соединены с соответствующими входами условий блока микропрограммного управления и мультиплексора условий приема-передачи, о тл и ч а ю шийся тем,, что, с целью повышения скорости передачи ин1564641!

4 формации сети и расширения протоколь— ных функций контроллера, в него введены регистр приема, регистр передачи, мультиплексор условий обработки, блок микропрограммного управления обработки, блок постоянной памяти микропрограмм обработки, конвейерный регистр обработки, блок постоянной памяти уставок, процессор, регистр адреса, блок буферной памяти приемапередачи, выход входного регистра соединен с информационным входом регистра приема, выход которого соединен с входом данных процессора, управляю- 15 щий вход регистра приема соединен с соответствующим выходом конвейерного регистра приема-передачи, информационный вход выходного регистра соединен с выходом регистра передачи, 2О информационный вход которого соединен с выходом данных блока буферной памяти приема-передачи, управляющий вход регистра передачи соединен с соответствующим выходом конвеиерного

25 регистра приема-передачи, выход условия конвейерного регистра прлемапередачи соединен с соответствующим информационным входом мультипгексора условий обработки, выход которого 30 соединен с входом условия блока микропрограммного управления обработки, выходы которого соединены с адресными входами блока постоянной памяти микропрограмм обработки, выход которого соединен с информационным входом конвейерного регистра обработки, соответствующие выходы конвейерного регистра обработки соединены с входами условий блока микропрограммного уп— равления обработки, информационными входами мультиплексора условий обработки, мультиплексора условий приемапередачи, управляющими входами процессора, блока буферной памяти приема-передачи, блока постоянной памяти уставок, соответствующие выходы конвейерного регистра обработки и информационные входы мультиплексора условий обработки являются выходами и входами синхронизации контроллера, выходы блока пос-оянной памяти уставок соединены с входами данных процессора вь!ход условий процессора сое динен с соответствующим информационным входом мультиплексора условий обработки, вход-выход данных адреса процессора соединен с информационным входом регистра адреса, входом данных блока буферной памяти приема-передачи, информационным входом регистра передачи, входами данных адреса контроллера для подключения абонента, тактируюшие выходы тактового генератора соединены с тактовыми входами линейного узла, преобразователя кода, входного регистра, регистра приема„ узла проверки информации по паритету, выходного регистра, регистра передачи, мультиплексора условий при. ема-передачи, блока микропрограммного управления приема-передачи, мультиплексора условий обработки, блока микропрограммного управления обра ботки, процессора, регистра адреса и блока буферной памяти приема-передачи.

156464

1564641

Составитель В.Куленкамп

Редактор М.Келемеш Техред N.Õîäàíè÷ Корректор Э.Лончакова

Заказ 1161

Тираж 567

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101