Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных процессоров, в частности процессоров обработки сигналов. Цель изобретения - повышение быстродействия устройства и его упрощение. Новым в устройстве, содержащем генератор 1 кратных множимого, регистр 2 множителя и сумматор 4, является введение блока 3 преобразования кода множителя в канонический знакоразрядный код, что обеспечивает минимально возможное количество операций сложения при выполнении умножения. При этом операция умножения может быть выполнена за один несколько удлиненный микрокомандный цикл. Дополнительные аппаратные затраты, по сравнению с матричным умножителем, выполняющим операцию умножения также за один цикл, оказываются меньше примерно в N раз. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 5 С «)6 F 7/52

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4274981/24-24 (27) 15.06.87 (46) 07.06.90. Бюл. Р 21 (72) Н.Н.Немшилов, М.А.Родин и М.А.Титов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 1134934, кл. С 06 F 7/52, 1982.

Авторское свидетельство СССР

«« - ":136151, кл, С 06 F 7/52, 1982. ,54) У6ТРОИСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализиров-:ных процессоров, в частности процессоров обработки сигналов. Цель изобретения — повышение быстродейстИзобретение относится к вычислительной технике и может быть исполь=-овано при построении специлизированлых процессоров, в частности процесcGpoB обработки сигналов.

Цель изобретения — повьппение быстродействия устройства и его упроще— ние.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 фрагмент функциональной схемы .ре:.истра множителя и блока преобразования кода множителя в канонический знакоразрядный код; на фиг. 3 — последовательности тактовых импульсов устройства.

Устройство для умножения (фиг.1) содержит генератор 1 кратных множимого, регистр 2 множителя, блок 3 преобразования кода множителя в кано2 вия устройства и его упрощение. Новым в устройстве, содержащем генератор

1 кратных мнояммого, регистр 2 множителя и сумматор 4, является введение блока 3 преобразования кода множителя в канонический знакоразрядньп код, что обеспечивает минимально возможное количество операций сложения при выполнении умножения. При этом операция умножения может быть выполнена за один несколько удлиненный микрокомандньп4 цикл. Дополнительные аппаратные затраты по сравнению с матричным умножителем, выполняющим операцию умножения также за один цикл, оказываются меньше примерно в и раз.

<О

1 3 II ф — JIb1 3 нический знакоразрядньп код, сумматор 4.

Блок преобразования кода множите— ля в канонический знакоразрядньп код (фиг. 2) содержит (n+1) схем 5 ана- Я лиза разрядов множителя, каждая из « ф которых содержит первый элемент И 6, (@ первый элемент ИЛИ 7, второй, третий р элементы И 8 и 9, второй элемент ИЛИ

10, четвертый — шестой элементы

И 11 — 13. Регистр 2 содержит триггеры 14.

Генератор 1 кратных множимого представляет собой тп-разрядный регистр, предназначенньп для приема кода мно жимого, соединенный с (n 1) ш разрядными линейками ключей (э.-темснты И на фиг. 1 показаны крiккками, ш и и-разрядность множимого и множителя соответственно) . Сос >дниv:.и нейки

1569823 сдвинуты друг относительно друга на один разряд вправо. Верхняя линейка служит для сдвига множимого на один разряд влево относительно входного ,кода, что может понадобиться для выполнения операции умножения на число, большее 0,75. Генератор кратных множимого имеет т информационных входов, являющихся входами устройства, (в+и) выходов, а также п+1 управляющих входон {Х) .

В блоке 3 преобразования кода множителя элемент И 6; предназначен для формирования сигнала опроса состояния 15 последующего разряда множителя Z„ ; элементы ИЛИ 7, 1 1; и элементы И 8,, 9„, 11„ предназначены для анализа и преобразования разрядов, множителя Е„, С„, V;, элементы И 12,, 13, преднаэна-2() чены для формирования сигналов управления сумматором Y и генератором кратйых множимога Х.

При Y=1 производится вычитание из содержимого сумматора 4 поступившего на его входы числа, при Y=0 — сложение. При формировании на Х,-м выходе блока 3 единичного значения, открывающего i-ю линейку ключей генератора 1, íà его выходе формируется код, представляющий собой сдвинутое вправо на n+1-i разрядов множимое.

Устройство работает следующим образом.

Перед началом умножения множимое размещается в генераторе 1 кратных множимого, множитель — в регистре 2 множителя, н сумматоре 4 — предыдущий результат. С поступлением на первый тактовый вход устройстна тактового 4О сигнала Т производится .проверка (от. младших к старшим) значений разрядов множителя. Если i-й разряд множителя нулевой, т.е. Ь, =О, то переходят к анализу Ь„, . Если Ь„ =1, то формируют

Х,=1, если при этом и b;+, =1, то формируют одновременно с Х, и сигнал

У; =1, в противном случае (Ь,, =О) сигнал Yl =f). По окончании такта сло1 жения (вычитания при г =1) единичное значение разрядов множителя, начиная с Ь и до ближайшего старшего разря1 да, равного нулю, переводится в нулевое состояние, а этот нулевой разряд — в единичное. Например, множитель имеет группу из трех единиц, на55 чиная с Ъ, (b,=Ü;,< =b;«=i „a Ь, =О) .

Тогда па сигналу Х;=1 и Y. =1 соответствующее частичное произведение будет вычтено из содержимого сумматора 4, и по сигналу Т разряды i, 1+1, i+2

C множителя будут установлены в состояние "О",,а разряд i+3 — в состояние

"1". При поступлении очередного тактового сигнала описанный процесс повторяется. Операция продолжается до тех пор, пока но всех разрядах множителя, включая дополнительный (п+1)-й разряд (Ь „, ), не будут обработаны нсе единицы. Рассмотрим порядок анализа и преобразования разрядов множителя и формирования управляющих сигналов Х,Y. Сигнал 7.;+, (фиг. 2) ранен "1" только в том случае, когда все младшие разряды множителя до (i-1)-го включительно равны нулю. Если и Ь, = ) то сигнал опроса распространяется дальше н сторону старших разрядов. Если b, =1, то Z =О и, таким образам, опрос последующих разрядов множителя запрещается элементом И 6,.

Пусть bq=b,= =Ь1 = )9 а Ь =1, н этом случае сигналы V, < и Y „, равны нулю, Z;, =1, Z, -:Î. Элемент И

12 по тактовому сигналу Т формирует сигнал Х,=1, которым открывается i-я линейка ключей генератора 1. Если при этом и Ь, „ =i, то элемент И 13, формирует одновременно сигнал Y =1, по ко( торому в сумматоре 4 выполняется операция вычитания. В конце такта (по завершении операции сложения или ньгчитания в сумматоре) по сигналу Т производится установка в " )" триггера 14; регистра 2 множителя. Он устанавливается н нулевое состояние R; с вьгхода элемента И 8,. Если и b „, =1, то сигнал Y, равный "1", проходит через элемент IIJIH 10, элемент ИЛИ 7 на вход элемента И 8 и по сигналу Т с выхода элемента И 8 триггер !4;+< регистра 2 множителя также устанавливается в состояние "О . Гсли группа единиц в коде множителя продолжается (т.е. Ь;, =1...), то Ч;„, =1, чем обеспечивается гашение триггера

14, регистра множителя и так далее.

Если Ь °, =О, то сигналом С, „, с выхо Е да элемента И 9 производится установка триггера 14„ регистра множите- ля в состояние "1". При этом состояние последующих разрядов множителя не изменяется, так как сигнал V, +, будет равен нулю. Значения сигналов

Z,V,Õ,Y устанавливаются в самом начале такта суммирования, поэтому с

5 15698 получением тактового сигнала Т изменение состояния соответствующих разрядов множителя происходит одновременно. Таким образом, длительность

Т должна быть достаточной для изменения состояния лтппь одного триггера.

Формула и з обретения !

1. Устройство для умножения, содержащее регистр множителя, генератор кратных множимого и сумматор, причем вход множимого устройства соединен с информационным входом генератора

Г кратных множимого, выход которого соединен с информационным входом сумматора, выход которого соединен с выходом устройства, вход множителя кото. рого соединен с информационным входом 20 регистра множителя, о т л и ч а ющ е е с я тем, что, с целью г!овьппения быстродействия устройства и его упрощения, в него введен блок преобразования кода множителя в каноничес- 25 кий знакоразрядный код, информационные разрядные входы которого соединены с выходами соответствующих разрядов регистра множителя, первый и втоpîé тактовые входы устройства соединены с первым и BTopbfM тактовыми входами блока преобразования кода множителя в канонический знакоразрядный код, выходы первой группы которого соединены с соответствующими управляющими входами генератора кратных множимого, входы установки в "О" и синхровходы разрядов регистра множителя соединены соответственно с выходами второй и третьей групп блока преобра40 зования кода множителя в канонический знакоразрядный код, управляющий разрядный выход которого соединен с управляющим входом сумматора. ,2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок преобразования кода множителя в канонический знакоразрядный код содержит (и+1) схем анализа разрядов множителя (n— разрядность множителя), каждая из которых содержит шесть элементов И и два элемента ИЛИ, причем первый вход первого элемента И i-й схемы анализа разрядов множителя блока (i=! и+1) соединен с i-м информационным ин- версным входом блока, а выход — с вто23 6 рым входом первого элемента И (i+1)-й схемы анализа разрядов множителя блока, второй вход первого элемента И, первый и второй входы первого элемента ИЛИ первой схемы анализа разрядов множителя блока соединены с входом логической единицы блока, выходы второго и третьего элементов И i-й схемы анализа разрядов множителя блока соединены соответственно с i-ми выходами второй и третьей групп блока, выход четвертого элемента И i-й схемы анализа разрядов множителя блока соединен с первым входом первого элемента ИЛИ (i+!) -й. схемы анализа разрядов множителя блока, выход.пятого элемента. И i è схемы анализа разрядов множителя блока соединен с -м выходом первой группы блока, выход шестого элемента И i è схемы анализа разрядов множителя блока соединен с вторым входом первого элемента ИЛИ (i+1)-й схемы анализа разрядов множителя блока и i ì управляющим выходом блока, первый тактовый вход которого соединен с первыми входами второго, третьего.и четвертого элементов И каждой i-й схемы анализа разрядов множителя блока, второй тактовьп вход блока соединен с первым входом пятого элемента И каждой i-и схемы анализа разрядов множителя блока, вторые входы четвертого и пятого элементов И -й схемы анализа разрядов множителя блока соединены соответственно с (i+1) м и i-м информационными прямыми входами блока, первый вход шестого элемента И i=f3 схемы анализа разрядов множителя блока соединен с (i+1)-ì информационным пря п.м входом блока, второй вход третьего элемента И -й схемы анализа разрядов множителя блока соединен с (i+1) -и информационным инверсным входом блока, в каждой i-й схеме анализа разрядов множителя блока выход первого элемента ИЛИ соединен с. третьими входами третьего и четвертого элементов И и первым входом второго элемента ИЛИ, второй вход которогб соединен с вторым входом шестого элемента И и выходом пятого элемента И, третий вход которого соединен с первым входом первого элемента И, второй вход второго элемента И соединен с выходом второго элемента ИЛИ.

15698 .3

ФОГ. 3

Составитель Е.Мурзина

Техред M.Äèäûê Корректор О.Кравцова

Редактор Л. Зайцева

Заказ 1450

Тираж 565

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101