Устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в отказоустройчивых микропроцессорных системах. Цель изобретения - повышение надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий. Устройство содержит блок регистров, два коммутатора, элемент И, элемент ИЛИ-НЕ, элемент И-НЕ, а каждый канал - четыре триггера, четыре регистра, три элемента ИЛИ, коммутатор, семь элементов И, элемент сравнения, одновибратор. Сущность изобретения состоит в повышении надежности решения задачи путем обеспечения возможности ее повторного решения в случае, если процессор, в котором она решается, во время решения отказывает или дает сбой. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 G 06 F 9/46

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4429222/24-24 (22) 23.05.88 (46) 07.06.90. Вюл. Р 21 (72) Г.Н.Тимонькин, В.C.Õàð÷åíêî, С,Н.Ткаченко и Д.В.Дмитров (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

У 1111165, кл. G 06 Г 9/46, 1983.

Авторское свидетельство СССР

У 1269136, кл. G 06 F 9/46, 1985. (54) УСТРОЙСТ60 ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРА11 (57) Изобретение относится к вычислительной технике и может быть использовано B отказоустойчивых микропро-. цес орных системах. Цель изобретеИзобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределения задач между процессорами.

Цель изобретения — повышение надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий.

На фиг. 1 и 2 приведена функциональная схема устройства; на фиг.3— функциональная схема блока регистров.

Устройство для распределения заданий процессорам содержит блок 1. регистров, коммутатор 2, коммутатор 3, элемент ИЛИ-НЕ 4, элемент И 5, эле-.. мент"И-HE 6, каналы 7.1,...7.К, группу информационных входов 8 устройства, в каналах — элементы 9.1,...,9.К сравнения, регистры 10.1,,10.К, триггеры 11.1.1,.. °,11.К.1 и 11.1.2, „„Я0„„1569 1 ния — повышение надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий.

Устройство содержит блок регистров, два коммутатора, элемент И, элемент

HJIH-НЕ, элемент И-НЕ, а каждый канал четыре триггера, четыре регистра, три элемента ИЛИ, коммутатор, семь элементов И, элемент сравнения, одновибратор. Сущность изобретения состоит в повышении надежности решения задачи путем обеспечения возможности ее

I повторного решения в случае, если процессор, в котором она решается, во время решения отказывает или дает сбой. 3 ил ....,11.К.2, блоки элементов И 12.1.1> ..., 12, К,. 1 и 12. 1. 2,... 12.К. 2, элементы И 13. 1. 1,...,.13.К. 1 и 13. 1. 2,..., 13.К.2, 14, 1.1,..., 14.К. и 14..1 .2, ...,14.К.2, 15.1,...,15 К, 16.1,...

16.I(, 17.1,...,17.К, 18.1,..., 1S.К, регистры 19.1,...-,19.К, элементы

ИЛИ 20.1,...,20.К, 21.1.1,...,21.К.1 и

21. t.2,...,21.Ê.2, регистры 22.1.1, ...,22.К.1 и 22.1.2,...,22.К.2, коммутаторы 23.1,...23.К, триггеры 24.1, *.924.К, 25.1,...,25.К, одновибраторы 26.1,...,26.К, первый 27 и второй ?8 синхронизирующие входы устройства, вход 29 режима устройства, сигнальные выходы 30.1,...,30.К устройства, сигнальные входы 31.1.1,..., 31.К.1 и 31.1.2. ..31.К.2 устройства, кодовые входы 32.1.1,...,32.К,1 и 32.1.2,...,32.К.2, управ.мявшие входы 33 и 34 блока 1 регистров, ннформа— ционные выходьr 35 блока iр,инфорьц?,— ционные выходы 36 . 1 . f, 36. К, 1 и

36.1.2,...,36.К.2 устройства, сигнальный выход 37 блока I регистров. Блок

5 . регистров (фиг. 3) содержит каналы

38.t 38,N, а в каналах — регистры

39.1.....39.М, блоки 40.1,...,4О.N-1 элементов И, элементы ИЛИ 41.1„..., 41.N, 42.1,...,42.N элементы И 43.1, ...,43.N. Блок 1 содержит также триггер 44, элементы И 45 и 46. Блок 1 регистров работает следующим образом.

В начальном состоянии регистры 39 и триггер 44 обнулены. На выходе элемен.t5 та ИЛИ 41.1 — нулевой сигнал, этот

Сигнал открывает элемент И 43.1. Задача, поступившая первой в блок l регистра, через блоки элементов ИЛИ 4 1поступает на входы всех регистров 39. 2п

НО rio очередному импульсу с входа 2/ код. задачи записывается толька в ре-гистр 39,1, так как только элемент

Я 43.1 открыт. На выходе элемента

ИЛИ 41,1появляется нулевой сигнал, ко- 25 тарый открывает элемент И 43.2. Поэта=.

1 му вторая задача поступает в регистр

39.2 и т.д. В случае, если устройства приняло задачу для обслуживания„ та по очередному синхроимпульсу с вхо- -.1.„ да 27 триггер 44 устанавливается в единичное состояние, так как на вхо=де 33 присутствует единичный сигнал, который открывает элемент И 45. Теперь очередной импульс с входа 28 про--. ходит через открытый элемент И 46 на тактовые входы всех регистров 39.

Происходит сдвиг информации. Задача из регистра 39.2 перепишется в регистр 39.1, из регистра 39,3 в регистр 39.2 и т.д.

Устройство работает следующим Образом.

В начальный момент все элементы памяти находятся в нулевом состоянии.

Блок 1 регистров не содержит информации. На выходах элементов И-НЕ 6 и

KM-НЕ 4 присутствуют единичные сигналы. Цепи установки в исходное состояние на фиг. 1,2 не показаны.

Устройство может работать в двух реяммах. Первый режим — режим повышенной производительности решения задач. Второй режим — режим повышенной надежности решения задач.

)5

В режиме повышенной производитель= ности решения задач на входе 29 прису .ствует нулевой сигнал. Он обеспе-: чиВает поступление задачи дпя решения, в один процессор. Задачи, пришедшие на вход 8 уствойства поступают в блок 1 регистров, откуда последовательно через коммутатор 3 поступают на информационные входы блоков элементов И 12. Однако код задачи пройдет толька на выход 36.1.1, так как только на выходе элемента ИЛИ 2 1.1,1 присутствует единичный сигнал. После поступления задачи в процессор, очередной синхроимпульс с входа 27, пройдя через открытый элемент И 5, устанавливает триггер 1 l f f в единичное состояние. Единичный сигнал с инверсного выхода этого триггера через элемент ИЛИ20. 1 откроет элемент И 13. 1,2.

Поэтому вторая задача с выхода коммутатора 3 поступает через блок элементов И 12.1.2 ва второй процессор, Па очередному синхроимпульсу с входа 27 триггер 11. 1,2 устанавливается в единичное состояние. Пасче этого появляется единичный сигнал ка выхаце элемента И 18.1. Этот сигнап открывает элемент И 13 ° 2.1 и на его выходе появляется управляющий сигнал для приема очередной задачи в соответствующий процессор. Задача в процессор поступает аналогично описанНОму После тагор как все нроцессОры включаются в работу, на выходе элемента И-НЕ 6 появляется нулевой сигнал. Этот сигнал поступает в блок 1 регистров и последний перестает выдавать задачи для распределения. Если какой-нибудь процессор выполнил поступившую на ега вход задачу, та на соответствующем входе 31 появляется единичный сигнал. Так как на входе 29 действует нулевой сигнал, который запрещает работу элементов 9 сравнения, то на выходе элементов 9 сравнения будет нулевой сигнал. Этот сигнал открывает элементы И 14. Поэтому очередной импульс с входа 28 проходит через открытый элемент И 14,К.1 и устанавливает триггер 11.К.1 в нулевое состояние. Соответствующий процессор вновь гатов принять задачу для обслуживания.

Сущность режима повышеннои надежности решения задач заключается в следующем. Пусть необходимо решить какой-нибудь пакет задач с повышенной надежностью получения достоверного результата. Если учесть, чта во время решения задачи процессор может дать сбой или отказать, та вероятно, t

6 случае, если нет аналогичной ситуации

B канале с меньшим порядковым номером, который обладает большим приоритетом.

Сигнал с выхода элемента И 16 открь>вает коммутатор 2 для прохода кода задачи с выхода регистра 10 (код задачи в регистр 10 записывается одновременно с поступившими задачами в процессор для обслуживания по заднему фронту импульса с выхода соответствующего элемента И 13) . Задача с выхода коммутатора 2 через коммутатор 3 поступает для распределения в каналы 7, где она распределяется в свободный канал для решения. Одновременно с этим задача повторно поступает в канал 7. Повторное поступление задачи обеспечивает единичный сигнал с выхода элемента ЕЕ 16, который через элементы ИЛИ ?1 открывает блоки элементов И 12. Код отказавшего канала записывается в регистр 19 канала, взявшего на обслуживание задачу отказавшего канала. При появлении единичного сигйала на выходе элемента И 16 открывается элемент И 17 для прохождения импульсов с входа 27.

Элемент И 17 открывается, если в устройстве есть свободные каналы. Если свободных каналов нет, то не решенная (отказавшая) задача ожидает освобождения процессоров в регистре 1.0.

При освобождении процессоров появляется единичный сигнал на выходе элемента И-НЕ 6. Очередной синхроимпульс с входа 27 проходит через открытый элемент И 17 и задним фронтом запускает одновибратор 26. Импульсом с вы-.. хода одновибратора 26 процессоры данного канала устанавливаются в нулевое состояние. Импульс с выхода одновибратора 26 устанавливает триггер 24 в единичное состояние и сбрасывает регистры 22 в "0", На выходе элемента 9 сравнения появляется нулевой сигнал. На выходе элемента И 16 также устанавливается единичный сигнал.

После решения задачи в каналах 7 в регистры 22 записываются коды их решения.

На выходах элементов 9 сравнения появляются соответствующпе сигналы.

Если задача решена правильно в обоих каналах, то аналогично описанному триггеры 11 устанавливаются в нулевое состояние. Кроме того, в канале 7 триггер ?4 устанавливается в нулевое состояние импульсом с выхода элемен5 156983 что на выход поступит неверный результат решения. Чтобы этого избежать, в предлагаемом устройстве предлагается каждую задачу решать на двух процес5 сарах одновременно. После решения задачи в процессорах сравнения результатов решения позволяет. определить правильно решена задача или нет. .В случае несовпадения кодов результа- 1О та задача передается другой паре процессоров. Одновременно с этим àíà решается и в паре процессоров, которая дала несравнение с целью определения причины несовпадения (сбой или отказ).15

Во втором режиме на входе 29 постоянно присутствует единичный сигнал.

Этот сигнал, поступая на входы элементов ИЛИ 20, позволяет вырабатывать управляющие сигналы, разрешающие по- 20 ступление очередной задачи одновременно на выходы двух блоков элементов

И 12. Поэтому. каждая задача поступает для решения одновременно в два ггроцессора. Сигнал с входа 29 разрешает 25 работу элементов 9 сравнения, При распределении задач по процессорам устройство во втором режиме работает аналогично первому режиму, за исключе;- ием того, что одна задача поступа- 30 ет в два процессора. При выполнении задачи процессоры одного канала выставляют коды решения задачи на входы 32. По переднему фронту импульсов о .->.:,.÷àíèå решения задачи эти коды заи >сываются в регистры 22.

Далее возможно несколько вариантов работы устройства.

Когда коды решения задачи, выданн:=. процессорами, совпали, на вь1ходе щ элемента 9 сравнения будет нулевой сигнал. Этот сигнал откроет элементы

И 14. Следовательно, синхронизирующий сигнал с входа 28 пройдет через элементы И 14 на установочные входы триг- 45 геров 11. В результате канал вернется в исходное положение и готов к приему очередной задачи.

Когда коды решения задач, поступ..:вшие на входы 32 не совпали, на вы- 50 ходе элемента 9 сравнения будет еди-:н-ный сигнал . Этот сигнал закрывает элементы И 14 и поэтому сигналы с входа 28 не проходят на сброс триггеров 11. Единичный сигнал с выхода у элемента 9 сравнения поступает на вход элемента И 16, на выходе которого появляется единичный сигнал . Единичный сигнал появляется только в том

1569831 та И 1ч. Каналы 7 готовы к принятию новых задач. При этом делается вывод, то в канале 7 при первом цикле решения задачи происходит сбой и процессоры исправны.

Если первый элемент 9 сравнения выдает сигнач несовпадения кодов, а второй элемент 9 сравнения — сравнения кодов, то устройство работает следующим. образом. По очередному синхроимпульсу с входа 28 триггер 25 устанавливается в единичное состояние. Сигнал с его инверсного выхода эакрывает элемент И 16. На его выходе не будет единичного сигнала. Таким образом, делается вывод что один или оба процессора канала отказали, о чем

Выдается информационный сигнал на выход 30 устройства.

Формула изобретения

Устройство для распределения заданий процессорам, содержащее блок ре. — 25 гистров, первый коммутатор, элемент И, элемент ИЛИ-НЕ, каналы, а в каждом канале — первый триггер, первый блок элементов И, первый элемент И, одновибратор, причем группа выходов блока 30 регистров подключена к первой группе информационных входов первого коммутатора, выходы которого подключены к информационным входам первых блоков элементов И всех каналов, в каждом

35 канале инверсный выход первого триггера подключен к первому входу первого элемента И своего канала, о т л и— ч а þ ù е е с я тем, что, с целью повышения надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий, в него введены второй коммутатор, элемент И-НЕ, а в каждый канал — элеме.нт сравнения, коммутатор, четыре регист- 45 ра, второй, третий и четвертый триггеры, с второго по седьмой элементы И, первый, второй и третий элементы ИЛИ, причем .группа информационных входов устройства подключена к группе информационных входов блока регистров, выход элемента И-HE подключен к первому входу управления считыванием блока регистров, выход элемента ИЛИ-НЕ подключен к второму входу управления счи55 тыванием блока регистров и к первому и второму упранляющим входам первого коммутатора, в каждом канале выход первого элемента И подключен к устаноночному входу первого триггера, инверсный выход второго триггера подключен к входам второго элемента И и к инверсному входу первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И своего канала, выход первого элемента И подключен к первому входу второго элемента ИЛИ, выход которого подключен к управляющему входу первого блока элементов И, выход первого блока элементов И подключен к информационным входам первого регистра, выход которого подключен к соответствующей группе информационных входов второго коммутатора, выходы второго коммутатора подключены к второй группе информационных входов первого коммутатора и к входам элемента ИЛИ-НЕ, выход первого элемента И подключен к тактовым входам первого и второго регистров, выходы второго регистра подключены к группе информационных входов коммутатора своего канала, выход коммутатора канала подключен к первому входу третьего элемента И, выход которого подключен к входу сброса первого регистра, в каждом канале сигнальные входы устройства подключены к тактовым входам третьего и четвертого регистров и к первым прямым входам четвертого и пятого элементов И своего канала, выходы которых подключены соответственно к входам сброса первого и второго триггеров своего канала, инверсный выход третьего триггера подключен к первому входу шестого элемента И своего канала, выход которого подключен к второму входу второго и к первому входу третьего элементов ИЛИ своего канала, к первому входу седьмого элемента И своего канала, к информационным входам вторых регистров всех каналов, кроме своего, к инверсным входам шестых элементов И всех последующих каналов и к соответствующему управляющему входу второго коммутатора, кодовые входы устройства в каждом канале падключены к информационным входам третьего и четвертого регистров, выходы которых подключены к входам элемента сравнения своего канала, выход злемента сравнения в каждом канале подключен к инверсным входам четвертого и пятого элементов И своего канала, к второму входу третьего элемента И, к единичному входу третьего триггера

1569831 своего канала, к второму входу шестого элемента И своего канала и к управляющим входам коммутаторов других каналов, прямые выходы первого и второго триггеров в каждом канале подключены к входам восьмого элемента И своего канала, выход которого подключен к соответствующим входам первых элементов И всех последующих каналов, в каждом канале выход седьмого элемента И через одновибратор подключен к входу установки в " 1" четвертого триггера и к входам установки в

"О" третьего и четвертого регистров своего канала, первый синхронизирующий вход устройства подключен к перному синхронизирующему входу блока регистров, к первому входу элемента И, к вторым входам седьмых элементов И всех каналов, второй синхронизирующий вход устройства подкзпачен к второму синхронизирующему входу блока регистров, к вторым прямым входам четвертого и пятого элементов И всех кана- 25 лов, к тактовым входам третьих триггеров всех каналов и к третьим входам третьих элементов И каналов, вход режима устройства подключен к прямым

-:ходам первых элементов ИЛИ всех кана-30

:ов и к входам разрешения элементов

3 сравнения всех каналов, выход элемента И-НЕ подключен к третьим входам седьмых элементов И всех каналов, выход блока регистров подключен к второму входу элемента И, выход которого подключен к тактовым входам первого и второго триггеров всех каналов, выход второго элемента И в каждом канале соединен с вторым входом третьего элемента ИЛИ своего канала, выход третьего элемента ИЛИ канала соединен с управляющим входом второго блока элементов И своего канала, информационные входы вторых блоков элементов И каналов соединены с группой выходов первого коммутатора, группы выходов первого и второго блоков элементов И каналов являются группами выходов кода задачи устройства, выходы восьмых элементов И капалоь соединены с входами элемента И-НЕ, выход четвертого элемента И каждого канала соединен с входом сброса четвертого триггера и первым входом сброса второго регистра своега канала, выход одновибратора в каждом канале соединен с вторым входом сброса второго регистра своего канала, инверсные выходы третьих триггеров каналов являются сигнальными выходами устройства.

i 569831 е

У

9 е

3С

ФигЗ

Составитель H,Êóäðÿøoâ

Редактор Л.Зайцева Техред M.Äèäüï Корректор Т,Палий

Заказ 1450 Тираж 573 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101