Блок формирования переносов параллельного сумматора

 

Изобретение относится к вычислительной технике и может быть использовано в параллельных сумматорах цифровых вычислительных систем. Целью изобретения является повышение быстродействия. Блок формирования переносов параллельного сумматора содержит N элементов НЕ 1, N разрядных звеньев 2, состоящих из трех полевых транзисторов 3, 4, 5 и объединенных в M секций 6, элемент И 7, элемент И-ИЛИ-НЕ 8, цепь обходного переноса, состоящую из полевого транзистора 9 и элементов НЕ 10, имеет вход начального переноса 11, входы распространения 12, генерации 13 и отсутствия переносов 14, выходы переноса 15, 16 и подключен к шине питания 17 и общей шине 18. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УЬЛИК (1)5 G 06 F- 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

fl0 ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н А ЮТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21 ) 4452882/24-24 (22) 05.07.88 (46) 15,06,90, Бюл. Р 22 (72) И.Ф.Грачев, С.А.Геращенко и С,К.Иванова (53) 681.325.5 (088,8) (56) Заявка ЕПВ 10147836, кл, 0 06 F 7/50, опублик. 1985.

Патент СПА !! 4422157, кл. G 06 F 7/50, опублик. 1984. (54) БЛОК ФОРМИРОВАНИЯ ПЕРЕНОСОВ

ПАРАЛЛЕЛЬНОГО СУММАТОРА (57) Изобретение относится к вычислительной технике и может быть использовано в параллельных сумматорах

Я0 ., 1Ы1Н6 А1

I(HApoBbIx вычислительных систем. Целью изобретения является повышение быстродействия. Блок формирования переносов параллельного сумматора содер" жит и элементов НЕ 1, и разрядных звеньев 2, состоящих из трех полевых транзисторов 3, 4, 5 и объединенных в m секций 6, элемент И 7, элемент

И-ИЛИ-НЕ 8, цепь обходного переноса, состоящую из полевого транзистора 9 и элементов НЕ 10, имеет вход начального переноса 11, входы распространения 12, генерации 13 и отсутствия переносов 14, выходы переноса 15, 16 и подключен к шине питания !7 и общей шине 18. 1 ил.,1571576

Изобретение относится к вычислиельной технике и может быть использовано в сумматорах цифровых вычислительных систем. 5

Цель изобретения — повышение быстродействия блока.

На чертеже представлена схема бло а формирования переносов для группы з и разрядов при четном числе секций 1р ереноса.

Блок формирования переносов содер" т и эл ементов НЕ 1, n p азр ядных веньев 2, состоящих из трех полевых ранзисторов 3 — 5 и объединенных

m секций 6, элемент И 7, элемент

И-ИЛИ-НЕ 8, цепь обходного переноса, остоящую из полевого транзистора и элементов НЕ 10, имеет вход 11 нас ( чального переноса, входы распрост- 2О ранения 12, генерации 13 и отсутствия 14 переносов, выходы 15,16 переНоса, и подключен к шине 17 питания общей шине 18.

Блок работает следующим образом. 25

На вход 11 подается инверсное значение сигнала начального переноса Сд, а входы 12 — 14 — соответственно сигналы распространения Н = Х Я Х, ) генерации D i = Х Y и отсутствия 30 — )

, )

;Н = Х Y . переноса из отдельных раз ядов сумматора (Х и Y — двоич1 йые разряды слагаемых, j = 1,2,. °,и).

В каждом звене 2 блока при Н > = 1, транзистор 3 открыт, и сигнал переinca, поступающий на его исток,про ходит на выход звена 2. При Н „ = О транзистор 3 закрыт, и сигнал на выходе звена 2 определяется значения- 4 ми входных сигналов D,R>. если

D = 1 (R = О), транзистор 4 отк,1,1 рыг, и на выходе звена 2 нечетных секций 6 устанавливается значение ,логической единицы, а на выходе зве- 45 на 2 четных секций 6 — логического нуля; если D = О (R = 1), открыт .транзистор 5, и на выходе звена 2 нечетных секций 6 устанавливается значение логического нуля, а на выходе звена 2 четных секций 6 — логической единицы, В результате на выходах 15 элементов НЕ 1, подключенных к выходам звеньев 2 нечетных секций 6, формируются инверсные значения сигналов переноса в соответствующие разряды сумматора, à HB выходах 15 элементов НЕ 1, подключенных к выходам звеньев 2 четных секций б — прямые значения сигналов переноса.

Сигнал переноса на выходе 16 блока формируется с помощью старшего разрядного звена и цепи обходного переноса, управляемых сигналами, формируемыми элементами 7 и 8, При

Н<=Н = ... =Н„-"1 навыходе элемента И 7 устанавливается значение логической единицы, а на выходе элемента И-ИЛИ-НЕ 8 — значение логического нуля, В этом случае транзистор

3 закрыт, транзисторы 4 и 5 также закрыты (так как при Н = 1 D„= R„=

= О), а транзистор 9 открыт, и сигнал на выход 16 блока проходит только с входа 1 1 блока чер ез элементы

НЕ 10 и транзистор 9. При Н„,Н

Н = О на выходе элемента И 7 устанавливается значение логического нуля, транзистор 9 закрывается, и сигнал на выход 16 блока может поступить только по цепи последовательного переноса, обр азованной разрядными звеньями 2. Если Н„= О, то на выходе элемента И-ИЛИ-НЕ 8 устанавливается значение логического нуля, транзистор 3 з акрывается, но открьг вается один из транзисторов 4 (D =

1) или 5 (R„= 1). Если H„= 1, то транзисторы 4 и 5 закрыты (D„=

= R,= О), но на выходе элемента

И-ИЛИ вЂ  8 устанавливается значение логической единицы и открывается транзистор 3, и на выход 16 блока проходит сигнал переноса, сформированный на выходе одного из внутренних звеньев 2 блока.

Формул а из обр ет ения

Блок формирования переносов пар аллельного сумматора, содержащий п элементов HF и и разрядных звеньев, объединенных в m секций, причем каждое звено блока состоит из трех полевых транзисторов, стоки которых объединены, затворы первых транзисторов (и-1) первых звеньев блока подключены к соответствующим входам распространения переноса блока, а затворы вторых и третьих транзисторов звеньев блока — к соответствующим входам генерации и отсутствия переноса блока, исток первого транзистора первого звена первой секции подключен через первый элемент HF к входу начального переноса блока, Составитель B. Черников

Техред -Л.Сердюкова Корректор М.Пожо

Редактор Т. Лазоренко

Заказ 1512 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðîä, ул. Гагарина,101

5 157 а исток первого транзистора первого звена каждой последующей секции подключен через соответствующий элемент

НЕ к стокам транзисторов последнего звена предыдущей секции, исток первого транзистора каждого последующего звена каждой секции соединен со стоками транзисторов предыдущего звена этой же секции и с входом соответствующего элемента НЕ, истоки вторых и третьих транзисторов звеньев нечетных секций подключены соответственно к шине питания и общей шине блока, а четных секций — соответственно к общей шине и шине питания блока, выходы элементов НЕ подключены к соответствующим выходам блока, стоки транзисторов и-го звена блока подключены к (n+1)-му выходу блока, отличающийся тем, что, с целью повышения быстродействия блока, в него введены элемент И, элемент И-HJM-НЕ, имеющий группу из (п-1) прямых входов, объединенных по схеме И, и инверсный вход,объеди15 76 6 ненный с группой прямых входов по схеме ИЛИ, и цепь обходного переноса состоящая из полевого транзисто5 ра и 1 элементов HE (1 = 1, при не1 четных значениях, m, 1 = 2 при четных значениях m), причем входы распространения переноса блока подключены к соответствующим входам элемента И, выход которого соединен с затвором транзистора цепи обходного переноса, исток которого подключен через последовательно соединенные элементы НЕ данной цепи к входу началь15 ного переноса блока, (n+1)-й выход которого подключен к стоку транзистора цепи обходного переноса, (n-1) первых входов распространения переноса блока подключены к соответствую20 щим прямым входам элемента -IgII-НЕ, инверсный вход которого подключен к и-му входу распространения переноса блока, а его выход — к затвору первого транзистора последнего разрядно25 го звена блока.