Устройство для обнаружения ошибок в дискретной последовательности

 

Изобретение относится к автоматике и вычислительной технике, может быть использовано для контроля динамики дискретных процессов в сложных программно-управляемых системах и комплексах и является усовершенствованием изобретения по авт.св. N 1485252. Целью изобретения является повышение достоверности. Устройство содержит первый 1 и второй 2 блоки памяти, группу 3 элементов И 4, группу 5 элементов Исключающее ИЛИ 6, первый 7, второй 8 и третий 9 элементы ИЛИ-НЕ, первый 10 и второй 11 формирователи импульсов, триггер 12, первый 13 и второй 14 счетчики и тактовый генератор 15. Устройство отслеживает последовательность этапов программного цикла контролируемого объекта, сигнализируя о логической ошибке, если наблюдаемая последовательность этапов отличается от программно обусловленной, и о динамической ошибке, если нарушены ограничения на длительность этапа. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕС1"1УБЛИ К

„ЯО„, 15892 (51)5 С 06 Р 11/28

А2

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTQPCH0IVlY СВИДЕТЕЛЬСТВУ

1 г

r„.:,:

:В

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (61) 1485252 (2 1.) 4492750/24-24 (22) 10,10,88 (46) 30.08.90. Бюл. 1." 32 (71) Уфимский авиационный институт и м. Сер го Орджо ник идз е (72) В.Н. Керчин, В.111, Сарсенбаев, .В. Н. Анненков и А. А. Ахтариев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

11 - 1485252, кл, С 06 F 11/28, 1988. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ

ОШИБОК В ДИСКРЕТНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ (57) Изобретение относится х автоматике и вычислительной технике, может быть использовано для контроля динамики дискретных процессов в сложных программно-управляемых системах и комплексах и является дополнительным к авт.св. Р 1485252, Целью изобретения является повышение достоверности. Устройство содержит первый 1 и второй 2 блоки памяти, группу

3 элементов И 4, группу 5 элементов

ИСКЛ!ОЧАЮЩЕЕ ИЛИ 6, первый 7, второй

8 и третий 9 элементы ИЛИ-НЕ, первый

10 и второй 11 формирователи импульсов, триггер 12, первый 13 и второй

14 счетчики и тактовый генератор 15.

Ус ройство отслеживает послЕдовательность этапов программного цикла контро ируемого объекта, сигнапизируя

l о логической ошибке, если наблюдаемая последовательность этапов отличается от програ.мно обусловленной, и о динамической ошибке, если нарушены ограничения на длительность этапа. 3 ил.

l5

Изобретение относится к автоматике и вычислительной технике, может быть использовано для контроля динамики дискретных процессов в сложных программно-управляемых системах и комплексах и является дополнитель-. ным к авт,св. 11 1485252.

Цель изобретения — повышение достоверности работы.

На фиг. l изображена функциональная схема устройства; на фиг. 2— функциональное построение формирова, телей импульсов; на фиг. 3 " времен ные диаграммы, поясняющие работу устройства.

Устройство содержит (фиг.l) первый I и второй 2 блоки памяти, группу

3 элементов И 4, группу 5 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 6, первый 7, второй

8 и третий 9 элементы ИЛИ-НЕ,первьп»

10 и второй 11 формирователи импульсов, триггер 12, первый 13 и второй

14 счетчики, генератор !5 тактовых импульсов. Формирователь 10(11) содержит RC-цепочку 16 и триггер 17

Шмидта.

Настройка устройства на операционную среду конкретного объекта контроля осуществляется следующим образом.

Весь цикл функционирования контролируемого объекта разбивается на

pRp, последовательных 3TaHoB S S2S 3 ° ° характеризующихся определенной комбинацией значений какой-либо группы двоичных сигналов Х (), и для каждого этапа S формируется динамический инвариант этапа, где

+1 - если S характеризуется значением Х (t) = pg

Π— если S; допускает изменение значения Х () на этапе;

-1 — если S, характеризуется значением Х (t) = 1.

?азбиение осуществляется таким образом, чтобы выполнялось условие pas-, личимости соседних этаПов 1l;g (Ь х х g!41 0).

После того, как выполнено такое раз-. биение и весь рабочий цикл контролируемого объекта. однозначно представ,лен последовательностью различимых этапов Si (i=1,in), их динамические инварианы М, (Ж,, М,. °,ф„ ) заносятся по последовательным адресам первого блока ) памяти таким образом что знаковые первые разряды соответ89281

I ствующих элементов 1х представленУ ных в памяти в дополнительном коде двухбитными комбинациями О 1,(+1), 00(0) и 11 (-1), выбираются из памяти по второй группе выходов, а разряды модуля — по первой, По соответствующим адресам второго .блока 2 памяти при этом заносятся двоичные числа 1,, определяемые в соответствии с выражением

1=2-Т/Т и I og

20 состояние, начиная отслеживать последовательность этапов. Для этого с помощью элементов И 4 и ИСКЛЮЧАЮЩЕЕ

ИЛИ 6 двоичные сигналы Х (Е),.поступающие на информационные входы устройства, логически умножаются на биты модуля и суммируются по модулю два со знаковыми битами соответствующих элементов Ы . При этом, пока уров55 где Т, — предельно дог устимая длитель-!

5 ность i-ro этапа программного цикла;

Т - период следования тактовых о импулъсо В

n - разрядность второго счетчика 14.

Величина п должна быть достаточной . для того, чтобы все 1 принимали

1 строго положительные значения, т. е, и) log < (пцх (Т;/Т )l. Дпп этэппп

25 S длительность которых не регламентируется (например „если длитечт,— ность данного этапа не может априорно быт1> ограничена какой-либо фиксированной величиной, поскольку зависит от внешних факторов), по соответствующим адресам второго блока памя ти 2 заносят 1 = О, 1

Устройство работает следующим образом.

Перед началом программного цикла контролируемой системы сигналом нулевого уровня ло входу начальной установки триггер 12 и первый 13 и второй 14 счетчики сбрасываются в нуль.

40 При этом по первой и второй группам выходов первого блока 1 памяти выбираются соответственно биты модуля и биты знака компонент g динамическо1 го инварианта первого этапа 1х,,соответствующего исходному состоянию контролируемой системы, Перед началом программного цикла контролируемой системы сигнал нулевого уровня с входа начальной установки снимается

50 и устройство переходит в активное

89281 6 единичного уровня на выходе логичес55 KoH oIBHGKH устроиства H дополнитель5 15 ни сигналов Х (t) соответствуют уста 1 .новленным для первого этапа (т,е.

Х (t) .= l, ес и g -1, и X>(t)

= О, если 0 = +1, на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ б группы 5 сохраняется нулевой уровень. Появление же сигнала единичного уровня на . выходе хотя бы одного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ б рассматривается как окончание первого этапа. В этот момент (t< на фиг.З) логическая "1" на выходе первого элемента ИЛИ"НЕ 7 сменяется нулем, С задержкой с, на ла выходе первого формирователя 10 импульсов также устанавливается логический - 0" (постоянная времени RCцепочки 16 первого формирователя выбирается таким образом, чтобы исключить влияние переходных процессов и кратковременных импульсных помех) .

По срезу сигнала на выходе первого формирователя 10 содержимое первого счетчика 13 увеличивается на единицу.

Тем самым из первого блока 1 памяти выбирается динамический инвариант ссОтветствующий втОрОму этапу программного цикла, а из второго блока 2 памяти — двоичная константа

1, которая нулевым уровнем сигнала, приходя цегс иа вход управления предустановкой, заносится вс второй счетчик 14. Если текущие уровни сигналов Х, (г.) соответствуют установленным для "второго этапа, то на выходах о всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ б устанавливается нулевой уровень. При этом на выходе первого элемента

ИЛИ-НЕ 7 и с задержкой ь первого л1

1 формирователя 10 вновь устанавливаются уровии логической "1". На выходе второго формирователя 11 импульсов все это время сохраняется сигнал единичного уровня, поскольку постоянная времени RC-цепочки второго формирователя 11 импульсов выбирается в два раза больше постоянной времени первого формирователя 10 импульсов.

С появлением логической "1" на выходе первого формирователя 10 второй счетчик 14 переводится и счетный режим и, если 1< 4 0 то импульсы от генератора 15 через третий элемент

ИЛИ-HE 9, поступающие на счетный вход второго счетчика 14, непрерывно увеличивают его содержимое, пока вновь на выходе одного из элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 6 не появится сигнал едйничного уровня, свидетельствующий

t0

35 №О

50 о начале следующего этапа программного цикла. При этом вновь. сформируется логический "0" иа выходе первого формирователя 10 импульсов, и описаНный процесс повторяется для третьего этапа, четвертого и т.д. Если длительность какого-либо этапа программного цикла превысит величину Т;, то содержимое второго счетчика 14, пос тоянно наращиваясь достигнет велигг

У чины 2 (начальное значение 1 „ второго счетчика 14 вычисляется для каждого этапа S что обеспечивает появление единицы в старшем и-м разряде через k тактов, где k =- T, /Т }.

При этом логическая "1" с выхода старшего разряда второго счетчика

14, поступая на вход третьего элемента ИЛИ-НЕ 9, блокирует дальнейшее поступление тактовых импульсов на счетный вход второго счетчика 14 и, появляясь на выходе динамической ошибки устройства, свидетельствует о нарушении ограничений на длительность соответствующего этапа. Если для какого-либо этапа 1; = О, т,е. длительность этапа не регламентируется, то логической "l" с вьгх," второго элемента ИЛИ-HE 8 подача тактовых импульсов на счетньгй вход втс— рого счетчика 14 блокируется с самого начала, при этом содержимое сч чика не изменяется и контроля длительности этапа не произвоцится. На выходе логической ошибки устройства сигнал появляется в том случае, ког да на каком-либо этапе увеличение на единицу содержимого первого счетчика 13 Ie обеспечивает восстановление логических "0" на выходах всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6, т.е, уровень какого-либо сигнала Х (;) от"

1 личается ст требуемого для да.,нсгс этапа. В этом случае низкий уров ..Hü на выходе элемента ИЛИ-НЕ 7 сохраняется в -. å÷åíèå бол.е=е длительного времени ь, за которое триггер 17 ло

Шмидта второго формирователя 11 иггпульсов успевает переключитьсч. Низким уровнем пс установочному входу триггер 12 переводится в единичное I состояние, формируя при этом сигнал ном входе первого элемента ИЛИ-hE 7.

Тем самым дальнейшее отслежчвание этапов блокируется, а на информационных выходах устройства фиксирует1589281 ся номер этапа, на котором обнаружена ошибка.!

ВР I (Лил. па. l

) ! 1 !

t)

Фи. 3

Со ст авит ел ь И. С афр оно в а

Редактор И,Келемеш Техред A.Кравчук

1 =Г

Корректор M. Кучерявая

Заказ 2542 Тираж 5á9 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ CCCP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул ° Гагарина, 101

Формула изобретения Устройство для обнаружения ошибок в дискретной последовательности по авт,св. Р 1485252, о т и и ч а ю" ш е е с я тем, что, с целью повышения достоверности работы устройстsa, в него ввефены второй блок памяти, второй счетчик„ два элемента

ИЛИ-НЕ, генератор тактовых импульсов, . причем группа адресных входов второго блока памяти подключена к группе выходов первого счетчика,. группа выходов второго блока памяти соеди,нена с группой входов второго элемента ИЛИ-НЕ и группой установочных входов второго счетчика, вход резрешения установки и счетный вход которого соединены соответственно с вь1ходом первого формирователя. импульсов и выходом третьего элемента

ИЛИ-НЕ, первый, второй и третий входы которого подключены соответственно к выходу генератора тактовых импульсов, выходу второго элемента

ИЛИ-НЕ и выходу старшего разряда второго счетчика, вход начальной установки второго счетчика подключен к установочному входу устройства, .выход старшего разряда второго счетчика является вторым выходом ошибки устройства.