Устройство для контроля цифровых блоков

 

Изобретение относится к вычислительной технике и может быть использовано в качестве встроенного средства контроля в составе систем диагностирования вычислительных систем. Целью изобретения является повышение достоверности контроля. Устройство содержит генератор 1 тестов, сигнатурный анализатор 2, блок 3 сравнения, группу коммутаторов 4.1 4.K. В устройстве в режиме контроля с выходов контролируемого блока последовательности сигналов поступают на входы сигнатурного анализатора 2, а вместо этих последовательностей на соответствующие им контакты разъема контролируемого модуля поступают последовательности двоичных сигналов с выходов генератора 1. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19 (И) А1 цц " 06 Р 11/16 м((, «„7! Д

QTF8Tfi,"„!,< Д, цщ "

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ! 7 I

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР! (21) 4453245/24-24 (22) 29.06.88 (46) 30.10.90. Бйл. № 40 (71) Московский энергетический институт (72) 10.В.Дроботов (53) 681. 325 (088.8) (56) Авторское свидетельство СССР № 561965, кл. (". 06 F 11/00, 1973.

Авторское свидетельство СССР № 960826, кл. С 06 F 11/16, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может быть использовано в качестве встроенного средГ16 ! ! .I > I

I !

i! (! 1

I

l II7

l«

2 ства контроля в составе систем диагностирования вычислительных систем.

Целью изобретения является повышение достоверности контроля. Устройство содержит генератор 1 тестов, сигнатурный анализатор 2, блок 3 сравнения, группу коммутаторов 4.1-4.k. В устройстве в режиме контроля .с выходов контролируемого блока последовательности сигналов поступают на входы сиг" натурного анализатора 2, а вместо этих последовательностей на соответ-. ствующие им контакты разъема контролируемого модуля поступают последовательности двоичных сигналов с выходов генератора 1 ° 1 з .п. ф-лы.

2 ил.

16

Изобретение относится к вычислительной технике и может быть использовано в качестве встроенного сред ства контроля цифровых устройств, в частности в составе систем диагностирования вычислительных систем.

Цель изобретения — повышение достоверности контроля.

На Лиг.1 приведена структурная схема устройства; на фиг.2 — блок-схе ма блока сравнения.

Устройство содержит генератор 1 тестов, сигнатурный анализатор. 2, блок 3 сравнения, коммутаторы 4 . На фиг.1 показаны также контролируемый блок 5 и разъем 6 конструктивного модуля, в котором используется устройство, информационные входы 7 контролируемого блока 5,информационные выходы 8 контролируемого блока 5, которые являются информапионными входами

8 устройства, информационные выходы

9 устройства, вход 10 запуска устрой. ства, тактовый вход 11 устройства, Ф входы 12 задания времени контроля ус ройства, входы 13 эталонной сигнатуры устройства, выход 14 режима блока

З,выходы 15 результирующей сигнату.ры блока 2, выход 16 результата контроля устройства, выход 17 управления передачей результата устрой ства.

Блок 3 содержит группу элементов

ИЛИ 18, группу сумматоров 19 по модулю два, элемент 20 задержки, элемент ИЛИ 21, триггер 22, элемент И

23, элемент ИЛИ 24, элемент 25 задержки, счетчик 26, элемент И 27,элемент 28 задержки, элемент И 29, элемент 30 задержки.

Устройство работает следующим образом.

На вход 10 запуска поступает сигнал начала контроля "1", устанавливающий режим контроля. Этот импульс поступает на вход установки в состояние "1" триггера 22, установив на его выходе сигнал "1",и одновременно на второй вход элемента ИЛИ 21, ; а с его выхода на второй вход элемента И 23. На третий вход элемента

И 23 поступают тактовые импульсы с входа 11, на первый вход — сигнал

"1" с инверсного выхода элемента И.

27. С выхода элемента И 23 импульс поступает на вход элемента 25 задержки, а с его выхода на лервый вход элемента ИЛИ 21. До тех пор, 03386 4 пока на первый вход элемента И 23 поступает с инверсного выхода элемента И 27 сигнал "1", на выходе зле5 мейта И 23 каждый такт появляется импульс ° Этот импульс каждый такт поступает на счетный вход счетчика 26. Модуль счета счетчика 26 оп ределяет задержку выдачи сигнала

10 управления передачей результата блоком 3 ° Модуль счета счетчика может быть уменьшен путем исключения из счета старших разрядов. счетчика в результате постоянной подачи значений сигнала "1" по соответствующим входам 12 на первые входы элементов

ИЛИ I 8, причем уменьшение будет тем больше, чем на большее количество элементов ИЛИ 18 будет постоян20 но подан сигнал "1 .

Лри достижении заданного состояния счетчика, когда на всех входах элемента И 27 присутствуют сигналы

"1", на прямом выходе элемента И 27

25 появляется сигнал 1", а на инверсном — сигнал "0", который лоступает на первый вход элемента И 23, запрещает прохождение сигналов в цепи элементов 21 и 23, т.е. прекращает

30 подачу импульсов с выхода элемента

И 23 на счетный вход счетчика 26.

Одновременно сигнал "1" с прямого выхода элемента И 27 поступает на вход сброса триггера 22 и устанавливает на его выходе сигнал "0", означающий рабочий режим. !

Сигнал "1" с прямого выхода элемента И 27 поступает на вход элемента 28 < задержки на один такт,с его выхода—

40 на вход элемента 20 задержки на один такт и спустя такт с выхода элемента

20 задержки поступает на вход сброса счетчика 26 и устанавливает на его выходах сигналы "0",подготовив счетФ

45 чик 26 к следующему сеансу контроля.

При сигнале "0", означающем рабочий режим, поступающем с выхода 14 режима блока 3 на управляющие входы коммутаторов 4, разрешается прохож50 дение последовательностей сигналов с информационных входов 8 устройства на одноименные информационные выходы 9 устройства, т.е. информационные выходы 8 контролируемого блока

55 5, соединенные с соответствующими .информационными входами 8 устройстР ва и с соответствующими им первыми информационными входами коммутаторов

4, соединяются с первыми выходами

1603386 коммутаторов 4 и с соответствующими им контактами разъема 6„

Лри поступлении на у|травляющие входы коммутаторов 4 с выхода 14 режима блока 3 в режиме кон-роля сигнала t 1" разрешается прохождение сигналов с t".tt àðìàttèoíttûõ входов 8 устройства на сc >Tât зствующие входы многовходового сигнатурного анализатор 2, т.е, информационные зыходы 8 кон.",ðoëèðóåìîãî блока 5, соединенные с соответствующими информационными входами 8 устройства и с соответствующими им не.рвыми информационными входами коммутаторов 4, соединяются с вторыми вьгходами коммутаторов 4 и с соответствующттьги HM входами многовходового сигнатурного анализатора 2.

Одновременно в режиме контроля на вто-. рые информационные входы коммутато- ров 4 с соответствующих HM выходов генератора i тестов подается тестовая последозательность, поступающая с первых выходов коммутаторов на соответствующие информационные выходы 9 устройства, т.е. выходы генератора 1 тестов, соединенные с вторыми информационг-;ыми входами коммутаторов 4, соединяются = первыми выходами коммутатораv 4 и с соответствующими им контактами разъема 6.

На информационные входы 7 контролируемого блока 5 в режиме кочтроля с соответствующих контак-ов разъема

6 поступает тестовая последовательность, генерируемая гне данного конструктивного модуля (a другом (других) кОHcтруктивном модуле (мо дулях)). Число коммутаторов в устройстве на единицу меньше максимальной возможной суммы информационных входов 7 и выходов 8 контролируемого блока 5, равной числу сигнальных контактов разъемов конструктивных модулей, в которых устройство размещается.

Количество задействованных коммутаторов устройства равно числу информационных выходов 8 блока 5 конкретного конструктивного модуля, в котором устройство размещено. У не-. задействованных коммутаторов 4 уст рой тва на управляющие, первые и вторые информационные входы и первые выходы схемно подается сигнал "0"., а вторые выходы соединяются с:.оответствующими входами блока ?, У генератора тестов исгтользуется число вьгходов, равное числу задействованных коммутаторов.

В режиме контроля сигнал "1" с выхода режима 14 блока 3 поступает на вход генератора 1, задает режим выдачи тестовых наборов, и на вход сигнатурного анализатора 2 и задает режим формирования сигнатуры. С выходов генератора тестов, соединенных с вторыми информационными входами коммутаторов 4, тестовые последовательности поступают в режиме контроля на выходные контакты разъема, а на соответствующие входы многовходового сигнатурного анализатора 2 поступает выходная последовательность контролируемого блока 5, 20 преобразуемая во многовходовом сиг- . натурном анализаторе в результирующую сигнатуру, которая поступает с выходов 15 на входы сумматоров !

9 по модулю два, первые входы кото25 рых соединены с входами 13 эталонной сигнатуры, на которые подаются схемно ттостоянные значения "1 1 и "Ott, соответствующие эталонной сигнатуре.

Лри совпадении всех разрядов эталонной и-.результирующей сигнатур на— все входы элемента ИЛИ 24 поступают сигналы "0", на выходе элемента ИЛИ

24 появляется сигнал "0", свидетельствующий об исправности контролируемого устройства. Лри несовпадении сигнатур хотя бы в одном разряде на выходе элемента ИЛИ 24 появляется

tt tt сигнал 1, свидетельствующий о неУ исправности контролируемого устрой40 ства которыи поступает на второи вход элемента И 29.

Формирование сигнатуры в сигнатурном анализаторе 2 завершается с окончанием действия сигнала "i на

45 выходе 14 режима блока 3, причем с моментом завершения формирования сигнатуры согласуется момент прекращения подачи тестовой последовательности генератором 1. На генератор 1и

5п анализатор 2 подаются синхроимпульсы с синхровхода устройства.

Сигнал "1 с прямого выхода эле- мента И 27 поступает ча вход элемента 28 задержки, с его выхода пос ryпает на вход элемента 30 задержки и на первый вход элемента И 29, разрешая подачу на выход 16 результата контроля блока 3 с выхода элемента

ИЛИ 24 сигнала результата контроля, 1603386 а также на вход элемента 20 задержки, с выхода которого — на вход сброса счетчика 26 °

Спустя такт после появления сигнала результата на выходе 16 с выхода элемента 30 задержки сигнал поступает на выход 17 управления передачей результата блока 3 как сигнал управления, необходимый для начала процесса передачи сигналов результата контроля на выход системы диагностирования, в состав которой входит устройство контроля. Задержка сигнала управления на заданный интервал времени по отношению к сиг" налу результата, например, на один такт, как реализовано в устройстве, необходима для того, чтобы сигнал результата в течение этого интервала времени можно было записать в устройстве, предназначенном для его передачи, и в следующем такте без искажения передать °

Формула изобретения

1, Устр йс во gear KoHTposza циф ровых блоков, содержащее генератор тестов, блок сравнения и сигнатурный анализатор, причем тактовый вход устройства соединен с тактовыми входами генератора тестов и сигнатурного анализатора, выходы результирующей сигнатуры которого соединены с входами результирующей сигнатуры блока сравнения, первый и второй вы" ходы которого являются выходами результата контроля и управления передачей результата устройства соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит группу коммутаторов, причем груп" па входов эталонной сигнатуры устройства соединена с группой входов эталонной сигнатуры блока сравнения, тактовый вход и вход запуска которого соединены соответственно с тактовым входом и входом запуска устройства, группа входов задания времени контроля которого соединена с группой входов задания времени контроля блока сравнения, выход режима которого соединен с входами запуска генератора тестов,сигнатурного анализатора и с управляющими входами коммутаторов группы, первый информационный вход каждого из которых

10

15 по модулю два, два элемента ИЛИ,три

20 элемента И, группу элементов ИЛИ, 25

50 соединен с одноименным информационным входом устройства для подключения к одноименному информационному выходу контролируемого блока, второй информационный вход каждого коммутатора группы соединен с одноименным выходом генератора тестов, первый выход каждого коммутатора группы соединен с одноименным выходом группы информационных выходов устройства, вторые выходы коммутаторов группы соединены с группой одноименных входов сигнатурного анализатора.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок сравнения содержит группу сумматоров четыре элемента задержки, триггер и счетчик, причем первые входы сумматоров по модулю два группы соедииены с одноименными входами эталонной сигнатуры блока, каждый вход задания времени контроля которого соединен с первым входом одноименного элемента ИЛИ группы, вторые входы которых соединены с выходами первой группы выходов счетчика, вт — рая группа выходов которого соединена с входами первого элемента И,прямой выход которого соединен с входом первого элемента задержки, выход которого соединен с входами второго и третьего элементов задержки и с первым входом второго элемента И, выход которого является выходом результата контроля блока, выходом управления передачей результата которого является выход второго элемента задержки, вход сброса триггера соединен с прямым выходом первого элемента И, инверсный выход которого соединен с первым входом третьего элемента И, выход которого соединен со счетным входом счетчика и через четвертый элемент задержки с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, третий вход которого соединен с тактовым входом блока и с соответствующим входом первого элемента И, выходы элементов ИЛИ группы соединены с соответствующими входами первого элемента И, вторые вхо" ды сумматоров по модулю два группы соединены с группой входов результирующей сигнатуры блока, выходы сум160338

5 1

Составитель М.Кудряшев

Техред Л.Сердюкова Корректор Т.Палий

Редактор Т.Лазоренко

Тираж 566

Подписное

Заказ 3386

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 маторов по модулю два группы соединены с входами второго элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, вход запуска блока соединен с вторым вхо6 10 дом первого элемента ИЛИ и с единичным входом триггера, выход которого является выходом режима блока, выход третьего элемента задержки соединен с входом сброса счетчика.