Многоканальное устройство для приоритетного подключения источников информации к общей магистрали

 

Изобретение относится к вычислительной технике и может быть применено для построения многомашинных и многопроцессорных вычислительных систем с использованием общей магистрали. Цель изобретения - повышение надежности за счет резервирования тактов выдачи импульсов в шину ответа устройства. Достижение цели обеспечивается введением в каждый канал устройства элемента задержки, двух элементов запрета, триггера и формирователя импульсов. Триггер обеспечивает переключение трактов формирователя сигнала в шину ответа при отказе одного из них. Элемент задержки и первый элемент запрета образует первый резервный тракт выдачи импульсов в шину ответа, а формирователь импульсов и второй элемент запрета - второй резервный тракт. 2 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (s1)s G 06 F 9/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4670376/24-24 (22) 31.03.89 (46) 07.12.90, 6юл. N. 45 (72) С.А,Гунько, В,В.Туравинин, С.Н.Ази и В.Г.Попов (53) 681.325 (088,8) (56) Авторское свидетельство СССР

N 1119014, кл. G 06 F 9/46, 1984.

Авторское свидетельство СССР

N. 1256037, кл. G 06 f 9/46, 1986, (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

ПРИОРИТЕТНОГО ПОДКЛЮЧЕНИЯ ИСТОЧНИКОВ ИНФОРМАЦИИ К ОБЩЕЙ МАГИСТРАЛИ (57) Изобретение относится к вычислительной технике и может быть применено для

Изобретение относится к вычислительной технике и может быть применено для построения многомашинных и многопроцессорных вычислительных систем (ВС) с использованием общей магистрали.

Целью изобретения является повышение надежности устройства за счет резервирования тактов выдачи импульсов в шину ответа устройства.

На фиг.1 изображена структурная схема устройства; на фиг.2 — пример выполнения формирователя импульсов.

Устройство содержит каналы 11 — 1м (м— количество модулей вычислительной системы), каждый из которых содержит четыре триггера

2-5, первый 6, третий 7и второй 8элементы

НЕ, первый 9, второй 10, четвертый 11, пятый 12, шестой 13, третий 14, седьмой 15 и восьмой 16 элементы И, второй 17, первый

18 и третий 19 элементы ИЛИ, первый 20, построения многомашинных и многопроцессорныхх вычислительных систем с использованием общей магистрали, Цель изобретения— повышение надежности за счет резервирования тактов выдачи импульсов в шину ответа устройства. Достижение цели обеспечивается введением в каждый канал устройства weмента задержки, двух элементов запрета, триггера и формирователя импульсов, Триггер обеспечивает переключение трактов формирователя сигнала .в.шину ответа при отказе одного из них. Элемент задержки и первый элемент запрета образуют первый резервный тракт выдачи импульсов в шину ответа, а формирователь импульсов и второй элемент запрета — второй резервный тракт. 2 ил. третий 21, второй 22 и четвертый 23 элементы задержки, два формирователя 24 и 25 импульсов, второй 26, первый 27, третий 28 и четвертый 29 элементы И вЂ” НЕ, два блока

30 и 31 буферной памяти, четыре счетчика

32 — 35, две схемы 36 и 37 сравнения, дешифратор 38, вход 39 сигнала опроса канала, выход 40 сигнала опроса канала, информационные вход 41 и выход 42 канала, выход 43 сигнала разрешения выдачи канала, вход 44 сигнала выдачи канала, выход 45 сигнала разрешения запроса канала, выход 46 сигнала прерывания канала, вход . 47 сигнала запроса канала, шину 48 опроса устройства, шину 49 запрета Устройства, шину 50 стробировачия устройства, шину 51 ответа устройства, шину 52 адреса устройства, шину 53 данных устройства, пятый элемент 54 задержки канала, третий формирователь 55 импульсов канала, пер1612303 вый элемент 56 запрета канала, пятый триггер 57 канала, второй элемент 58 запрета канала, Формирователи 24, 25 и 55 содержат (фиг.2) элемент 59 задержки, элемент НЕ 60 5 и элемент И 61 и предназначены для выработки единичного импульса по переднему фронту входного сигнала.

Устройство работает следующим образом. 10

Первоначально триггеры 2 — 5 и 57 и счетчики 32 — 35 находятся в нулевом состо, янии.

Рассмотрим работу устройства на при мере передачи данных между двумя модуля- 15

,ми (например, микроЭВМ), входящими в вычислительную систему (E>C). Один из этих модулей является источником, а другой приемником информации(модули вычислительной системы не показаны). При этом каналы 20, 1, подключенные к источнику и приемнику

,,информации, называют соогветственно ка налом-источником и каналом-приемником.

При необходимости выдачи данных ис; точник анализирует состояние выхода 43 25 своего канала 1, В начальном состоянии, так как содержимое счетчиков 32 и 33 равно "0", а триггер 4 находится в нулевом состоянии, на выходе 43 с помощьк> элемента И-HE 26 устанавливается единичный сигнал, кото- 30 рый свидетельствует о наличии свободных ячеек в блоке 30 буферной памяти. При наличии на выходе 43 канала источника единичного сигнала источник выдает на вход 44 сигнал "Выдача", который через элемент И 35

; 13 поступает на вход счетчика 32, вход за, писи блока 30 буферной памяти и единичный вход триггера 4, Данные и адрес приемника, которому они предназначены, через информационный вход 41 записыва- 40 ются параллельным кодом в ячейку памяти блока 30, адрес которой определяется содержимым счетчика 32 (при первом обраще- . нии — в нулевую ячейку).

По заднему фронту си нала "Выдача" 45 счетчик 32 увеличивает свое состояние на "1", а триггер 4 устанавливается в единичное состояние. После этого источник либо переходит к выполнению основной программы, либо аналогичным образом за- 50 носит адрес и данные в следующую ячейку памяти блока 30, Так как содержимое счетчиков 32 и 33 стало различным, то на выходе схемы 36 сравнения появится нулевой сигнал, а на 55 выходе элемента И-НЕ 27 - единичный сигнал, который свидетельствует о наличии требований на захват магистрали для обмена данными (единичный сигнал на выходе элемента И вЂ” НЕ 26 сохраняется), Единичный сигнал с выхода элемента И-НЕ 27 через элемент И 9 устанавливает триггер 2 в единичное состояние. При этом с помощью элемента НЕ 8 в шине 49 запрета устанавливается сигнал запрета, который с помощью элементов НЕ 6 и элементов И 9 соответствующих каналов 1 блокирует дальнейшую регистрацию запросов в каналах 1.

За это время на триггерах 2 других каналовисточников -акже могут быть зафиксированы требования на обмен, С этого момента времени начинается выбор старшего по приоритету запроса, в результате которого в единичном состоянии останется триггер 2 в канале, имеющем наивысший приоритет из всех затребовавших магистраль для обмена (приоритет канала уменьшается с увеличением его номера, т.е. первый канал имеет наивысший приоритет), Триггеры 2 всех остальных каналов установлены в "0" с помощью сигнала опроса, который формируется на выходе 40 старшего по приоритету канала (из числа затребовавших магистраль) и через шину 48 опроса поступает на вход 39 соседнего канала (с меньшим г;риоритетом), в котором через элемент

ИЛИ 17 сбрасывает триггер 2 и одновременно через элемент ИЛИ 18 поступает на выход 40 этого канала и т,д„пока не сбросятся триггеры 2 всех каналов более низкого приоритета. После того, как закончатся пере- . ходные процессы при выборе старшего по приоритету запроса, срабатывает элемент

20 задеожки и на выходе элемента И 10 в наиболее приоритетном канале 1 появляется единичный сигнал, который свидетельствует о разрешении выдачи дынных из этого канала 1 в магистраль.

Этот сигнал поступае- на вход формирователя 24,.который вырабатывает одиночный импульс, устанавливающий через элемент ИЛИ 19 триггер 3 s единичное состояние. Единичный сигнал с выхода триггера 3 поступает через элемент И 14 на вход разрешения считывания блока 30, входы счетчика 33 и триггера 4. По сигналу считывания данные и адрес приемника выдаются из ячейки памяти блока 30, адрес которой определяется содержанием счетчика 33 (при первом обращении — из нулевой ячейки), соответственно в шину 53 данных и шину 52 адреса. Через время задержки элемента 22 задержки, рассчитанное на максимальное время распространения сигналов в шинах, на выходе элемента И 12 появляется единичный сигнал, поступающий через шину 50 стробирования на входы стробированиядешифраторо в 38 всех ка н алов 1.

На адресный вход дешифраторов 38 поступает адрес с шины 52 адреса. В канале1612303

35

45

50 приемнике на соответствующей выходе дешифратора 38 появляется единичный сигнал, который поступает через элемент И 16 (при первом обращении вход элемента И 16 открыт, так как при нулевом состоянии триггера 5 на выходе элемента И-НЕ 28 установлена "1") на вход разрешения записи блока 41 буферной памяти, входы счетчика 35, триггера 5, элемента 54 задержки и формирователя 25, который вырабатывает одиночный импульс, поступающий на вход триггера 57 и через элемент 56 запрета (элемент 56 запрета открыт, так как на его "запрещающий" вход поступает нулевой сигнал с элемента 54 задержки) в шину 51 ответа. По сигналу записи данные, установленные на шине 53 данных, записываются в ячейку памяти блока 31 канала приемника. адрес которой определяется содержимым счетчика 35 (при первом обращении — в нулевую ячейку), Импульс с выхода формирователя 25, установив по переднему фронту триггер 57 в единичное состояние, закрывает элемент 58 запрета, что блокирует поступление импульса с формирователя 55 в шину 51. По заднему фронту импульса с формирователя 55 триггер 57 переключается в нулевое состояние, Таким образом, в шине 51 ответа будет сформирован лишь один импульс, который через элемент 23 задержки канала-источника, время задержки которого рассчитано на время, достаточное для записи данных в блоке 31 канала-приемника, устанавливает в канале-источнике триггер 3 в нулевое состояние, устанавливая таким образом нулевой сигнал через элемент И 14 на входе разрешения считывания блока 30, на входах счетчика ЗЗ и триггера 4. Счетчик 33 при этом увеличивает свое состояние на "1", а триггер 4 переходит в нулевое состояние, После обнуления триггера 3 канала-источника в шине 50 стробирования через элемент И 12 устанавливается нулевой сигнал, который запрещает дешифрацию адреса в дешифраторах 38 каналов 1. При этом в канале-приемнике через элемент И 16 устанавливается нулевой сигнал на входе разрешения записи блока 31 буферной памяти, входах счетчика 35 и триггера 5. Счетчик 35 увеличивает свое состояние на "1", а триггер 5 устанавливается в единичное состояние.

Таким образом в канале-приемнике состояния счетчиков 34 и 35 стали различными, поэтому на выходе схемы 37 сравнения установится нулевой сигнал, а на выходе элемента И вЂ” НЕ 29 установится единичный сигнал, который свидетельствует о наличии данных в блоке 31 буферной памяти.

Этот сигнал поступает на входэлемента

И 15 и выход 45 разрешения запроса. Приемник информации периодически анализирует ссстояние выхода 45 своего канала 1.

При наличии на выходе 45 единичного сигнала приемник информации выдает на вход

47 сигнал "Запрос", который через элемент

И 15 поступает на вход разрешения считывания блока 31 буферной памяти, входы счетчика 34 и триггера 5. При этом данные из ячейки памяти блока 31, адрес которой определяется состоянием счетчика 34 (при первом обращении — из нулевой ячейки), выдаются через информационный вход 42 в приемник информации, По заднему фронту сигнала "Запрос" счетчик 34 увеличивает свае состояние на "1", а триггер 5 устанавливается в нулевое состояние. В случае, если из источника информации в блок 30 буферной памяти канала-источника поступило несколько слов данных, предназначенных для передачи (причем адреса приемников могут быть различными), то содержимое счетчиков 32 и 33 после первой передачи данных останутся различныйи.

При этом на выходе схемы 36 сравнения присутствует нулевой сигнал, а на выходе элемента И-НЕ 27 установлен единичный сигнал, который, инвертируясь на элементе

НЕ 7, не приводит к сбросу триггера 2. Так как триггер 2 канала-источника остается в единичном состоянии, то вход элемента И

11 эTого канала будет открыт для прохожде-. ния сигнала ответа, задержанного на элементе 21 "àäåðæêè.

В результате триггер 3 канала-источника будет вновь установлен в единичное состояние и аналогичным образом будет осуществляться передача следующего слова данных в блок 31 канала-приемника. В случае, если после передачи очередного слова данных содержимое счетчиков 32 и 33 оказывается одинаковым, то на выходе схемы 36 сравнения формируется единичный сигнал, а на выходе элемента И вЂ” НЕ 27 при условии, что триггер 4 находится в нулевом состоянии, т.е. производилось считывание из блока 30, вырабатывается нулевой сигнал, "âèäåòåëüñòâóþùèé о том, что блок 30 буферной памяти пуст, Этот сигнал, пройдя через элемент НЕ 7 и элемент ИЛИ 17, сбрасывает триггер 2. При этом с помощью элемента НЕ 8 в шине 49 запрета устанавливается нулевой сигнал,.т.е. разрешается производить захват магистрали другим какалом-источником, В процессе обмена данными возможны следующие ситуации, 1612303

При выдаче данных из источника информации в канал-источник все ячейки блока 30 буферной памяти заняты.

При этом содержимое счетчиков 32 и 33 равны между собой, т.е. на выходе схемы 36 сравнения присутствует единичный сигнал, а триггер 4 находится в единичном состоянии (до этого производилась запись в блок

30 буферной памяти). В этом случае с выхода элемента И-НЕ 26 на вход элемента И 13 и на выход 43 выдается нулевой сигнал, запрещающий производить запись в блок 30, а с выхода элемента И вЂ” Н Е 27 выдается единичный сигнал, поступающий в качестве сигнала запроса на захват магистрали на вход элемента И 9.

При выдаче данных из блока 30 каналаисточника в блок 31 буферной памяти канала-приемника все ячейки блока 31 заняты.

При этом содержимое счетчиков 34 и 35 равны между собой, т.е. на выходе схемы 37 сравнения присутствует единичный сигнал, а триггер 5 находится в единичном состоянии (до этого производилась запись в блок 31 буферной памяти). В этом случае с выхода элемента И вЂ” НЕ 28 на вход элемента И 16 выдается нулевой сигнал, запрещающий производить запись в блок 31 и формировать с помощью формирователя 25 сигнал ответа. Нулевой сигнал с выхода элемента

И вЂ” НЕ 28 поступает также через выход 46 в приемник информации, По этому сигналу приемник информации прерывает программу обработки данных и производит считывание данных, записанных в блоке 31 буферной памяти, путем выдачи сигнала

"Запрос" на вход47 канала-приемника. При этом с выхода элемента И вЂ” НЕ 29 на вход элемента И 15 и выход 45 разрешения запроса выдается единичный сигнал, Так как в первом случае возможны простои источников информации; а во втором случае осуществляется прерывание приемников информации, то это может привести к снижению производительности ВС. Поэтому емкость блоков 30 и 31 буферной памяти должна быть рассчитана таким образом, чтобы вероятность переполнения блоков 30 и 31 была достаточно мала.

При поступлении запускающего (единичного) сигнала на вход формирователя 25 (из-за выхода из строя этого формирователя) с его выхода постоянно снимается единичный уровень.

В этом случае импульс (для нормальной работы устройства) в шину 51 будет сформирован эа счет элемента 56 запрета и элемента 54 задержки, так как на выходе элемента 56 запрета будет единичный сигнал до момента, обусловленного задержкой единичного сигнала на элементе 54 задержки, задержка которого рассчитана на время нормального срабатывания формирователя 25 и элемента 56 запрета. При этом

5 триггер 57 единичным сигналом с выхода формирователя 25 поддерживается в единичном состоянии, что блокирует с помощью элемента 58 запрета выдачу в шину

51 импульса с выхода формирователя 55.

10 При поступлении запускающего сигнала на вход формирователя 25 (из-за его выхода из строя) с его выхода постоянно снимается нулевой сигнал.

В этом случае импульс в шину 51 будет

15 сформирован формирователем 55,.так как триггер 57 в нулевом состоянии и элемент

58 запрета открыт.

Таким образом, в предлагаемом устройстве при выходе из строя формирователя 25

20 обеспечивается нормальная работа за счет наличия двух дополнительных трактов формирования импульса в шину 51.ответа, т.е. за счет резервирования наиболее уязвимого места в устройстве появляется возмож25 ность повышения его надежности.

Формула изобретения

Многоканальное устройство для приори30 тетного подключения источников информации к общей магистрали, содержащее М (М— число модулей) каналов, каждый из которых содержит четы ре триггера, три элемента Н Е, четыре элемента задержки, три элемента

35 ИЛИ, восемь элементов И, два формирователя импульсов, четыре элемента И вЂ” HE, два блока буферной памяти, четыре счетчика, две схемы сравнения, дешифратор, причем в каждом канале выход первого элемента

40 НЕ соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого триггера, единичный выход которого соединен с первыми входами первого элемента ИЛИ, второго элемен45 та.И и входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И, вход первого элемента

НЕ и выход второго элемента НЕ соединены через шину запрета общей магистрали уст50 ройства, второй вход первого элемента И соединен с входом третьего элемент НЕ, первым входом третьего элемента И и с выходом первого элемента И вЂ” Н Е, выходтретьего элемента HE соединен с первым входом

55 второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, нулевой выход которого соединен с.входом второго элемента НЕ, вторые входы первого и второго элементов ИЛИ К-ro канала соединены через шину опроса общей магистрали

1612303

10 устроиства с выходом первого элемента триггера, единичный и нулевой выходы ко() а ала (K — 2УЛ), выход второ- торого соединены с первыми входами соотго элемента И соединен с первым входом ветственнотретьегоичетвертогозлементов четвертого элемента И и входом первого И-НЕ, выход последнего соединен с перформирователя импульсов, выход которого 5 вым входом седьмого элемента И и является соединен с первым входом третьего элемен- выходом сигнала разрешения запроса каната ИЛИ, выход которого соединен с единич- ла, группа выходов третьего счетчикасоединым входом второго триггера, единичный нена с входом адреса считывания второго выход которого соединен с вторым входом блока буферной памяти и первой группой третьего элемента И, с первым входом пято- 10 входов второй схемы сравнения, выход кого элемента И и входом второго элемента торой соединен с вторыми входами третьего задержки выход которого соединен с вто- и четвертого элементов И вЂ” НЕ, выходтретьрым входс,ч пятого элемента И, выход кото- его элемента И вЂ” НЕ соединен с первым вхорого соединен с шиной стробирования дом восьмого элемента И и является общей магистрали устройства, второй вход 15 выходом сигнала прерывания канала, выход третьего элемента ИЛИ соединен с выходом восьмого элемента И соединен с входом зачетвертогоэлемента И, второй входкоторо- писи второго блока буферной памяти, со го соединен с выходом третьего элемента счетным входом четвертого.счетчика едиI задержки, вход которого соединен с нуле- ничным входом четвертого триггера, входом вым входом второго триггера и выходом чет- 20 второго формирователя импульсов, группа вертого элемента задержки, вход которого выходов четвертого счетчика соединена с соединен с шиной ответа общей магистрали входом адреса, записи второго блока буферустройства, выход шестого элемента И сое- ной памяти и второй группой входов второй динен с входом первого счетчика, входом схемы сравнения, информационный вход записи первого блока буферной памяти и 25 второго блока буферной памяти соединен с единичным входом третьего триггера, еди- шиной данных общей магистрали устройстничный и нулевой выходы которого соеди- ва, а информационный выход является иннены с первыми входами соответственно формационным выходом канала, второй . второго и первого элементов И вЂ” НЕ, выход вход седьмого элемента И является входом второго элемента И-НЕ соединен с первым 30 сигнала запроса канала, информационный и входом шестого элемента И и является вы- стробирующий входы дешифратора соедиходом сигнала разрешения выдачи канала, нены соответственно с шинами адреса и группа выходов первого счетчика соедине- стробирования общей магистрали устройстна с входом адреса записи первого блока ва, а выход — с вторым входом восьмого буферной памяти и первой группой входов 35 элемента И, о т л и ч а ю щ е е с я тем, что

I первои схемы сравнения. выход которой со- с целью повышения надежности за счет реединен с вторыми входами первого и второ- зервирования тактов выдачи импульсов в го элементов И-НЕ, выход третьего шину ответа устройства, в него введены в элемента И соединен с входом считывания каждый каналпятыйэлементзадержки,трепервого блока буферной памяти, счетным 40 тий формирователь импульсов, пятый тригвходом второго счетчика и нулевым входом гер и два элемента запрета, причем вход третьего триггера, второй вход шестого зле- второго формирователя импульсов соедимента И является входом сигнала выдачи нен с входом пятого элемента задержки, канала, информационный вход первого бло- выход которого соединен с инверсным вхока буферной памяти является информаци- 45 дом первого элемента запрета и входом онным входом канала, первая и вторая третье о формирователя импульсов, выход группы информационных выходов первого которсга соединен с нулевым входом пятого блока буферной памяти соединены соответ- триггера и прямым входом второго злеменственно с шиной адреса и с шиной данных та запрета, выход которого соединен с шиобщей магистрали устройства, группа выхо- 50 ной ответа общей магистрали устройства, дов второго счетчика соединена с входом выход второго формирователя импульсов адреса считывания первого блока буферной соединен с единичным входом пятого тригпамяти и второй группой входов первой схе- гера и с прямым входом первого элемента мы сравнения, выход седьмого элемента И запрета, выход которого соединен с шиной соединен со счетным входом третьего счет- 55 ответа общей магистрали устройства, единиччика, входом считывания второго блока бу- ный выход пятого триггера соединен с инверферной памяти, нулевым входом четвертого сным входом второго элемента запрета.

1612303

Редактор С.Пекарь

Заказ 3831 Тираж 572 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

4б

Ф7

4849 ЯЯ Я

Составитель Г,Пономарева

Техред М.Моргентал Корректор Т.Палий