Устройство для сопряжения процессора с общей магистралью
Изобретение относится к вычислительной технике. Цель изобретения - расширение области применения устройства за счет возможности сопряжения с несколькими общими магистралями. Устройство содержит блок 1 приемопередатчиков, элемент И 2, дешифратор 3 адреса, элемент 4 задержки, элементы ИЛИ 5, 6. 2 ил.
СООЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ
ПРИ ГКНТ СССР (2! ) 4615893/24-24 (22) 05.12.88 (46) 15.!1.90. Бюл. Р 42 (7l) Уфимский авиационный институт им. Серго Орджоникидзе (72) А.И.Иванов и В.Е.Кладов (53) 681,3(088,8) (56) Авторское свидетельство СССР
Ф 1188747, кл. G 06 Р 13/18, 1985.
Авторское свидетельство СССР
Р 1180906, кл, С 06 F 13/00, 1985.
Морисита И. Аппаратные средства микроЭВМ. М.: Мир, с. 239. 234.
БК 1606976 А 1 (ц1) G 06 Р 13/36, 15/16
2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ОБРЕЙ МАГИСТРАЛЬЮ (57) Изобретение относится к вычислительной технике, Цель изобретения расширение области применения устройства за счет возможности сопряжения с несколькими общими магистралями.
Устройство содержит блок 1 приемопередатчиков, элемент И 2, дешифратор
3 адреса, элемент 4 задержки, элементы ИЛИ 5, 6. 2 ил.
1606976
Изобретение относится к вычислительной технике и может быть использовано .в вычислительных системах с общими магистралями для сопряжения микропрограммных процессоров с мультиплексированными линиями адреса/дан ных и отсутствием линии синхронизации адреса.
Цель изобретения - расширение области применения устройства эа счет возможности сопряжения с несколькими общими магистралями.
На фиг. 1 представлена функциональная схема устройства; на фиг.2— использование устройства в многопроцессорной вычислительной системе °
Устройство содержит блок 1 приемопередатчиков, элемент И 2, дешифратор
3 адреса, элемент 4 задержки, элементы ИЛИ 5 и 6, шину 7 адреса/данных процессора, шину 8 синхронизации передачи (СИП) процессора, шину 9 вывода процессора, шину 10 ввода процессора, шину 11 синхронизации адреса (СИА) 25 процессора, вход-выход 12 квитирования передачи арифметического устройства процессора„ вход-выход 13 квитирования передачи системного контроллера процессора,. общие магистрали 14, входы 15 разрешения захвата магистрали, выходы 16 запроса захвата магистрали.
Многопроцессорная вычислительная система содержит входы 17 подтверждения занятости магистрали, процессоры 18, заявляемые устройства 19, арбитры 20 общей магистрали.
В качестве арбитров 20 общей магистрали в системе может быть использован арбитр, 40
Процессоры, для сопряжения которых предназначено устройство-, микропрсграммные процессоры (например, К 588).
Они содержат арифметическое устройство (АУ), управляющую память (УП), сис-4 темный контроллер (СК), соединенные согласно типовой схеме. Для синхронизации обмена информацией между элементами процессора служат сигналы квитирования передачи,, пРичем линии— входы-выходы 12 и l 3 соединены друг с другом, Выдаваемый АУ процессора
l8 активный ("0") уровень сигнала на вход 12 сопровождает информацию (адрес выводимые данные), выдаваемые
55 из процессора 18 а поступающий на вход 12 активный ("0") уровень сигнала с СК процессора 18 сопровождает вводимые, в процессор 18 данные.
Предлагаемое устройство может быть использовано в вычислительной системе для связи микропрограммных процессоров 18 с общей магистралью (фиг. 2) для обмена информацией с различными модулями разделенного ресурса системы (системным запоминающим устройством, устройствами ввода-вывода), подключаемыми к магистрали 14. Оно предназначено для сопряжения микропрограммных процессоров с мультиплексированными линиями адреса/данных и отсутствием линии синхронизации адреса. К числу подобных процессоров относится большая часть существующих микропроцессоров.
Устроглство работает следующим образом.
1. .,N общим магистралям 14 (модулям разделенного ресурса, подключенным к магистралям 14) соответствуют определенные 1,...,N зоны адресов процессора 18. Простота сопряжения процессора с магистралью 14 при использова ии предлагаемого устройства достигается за счет задержки при обращении к магистрали 14 поступления активного ("0") уровня сигнала с входа-выхода 12 на вход †вых 13, Тем самым задерживается формирование фронта 1/О сигнала на входе СИА 11 и всей временной диаграммы обращения вплоть до появления активного (О") сигнала на входе разрешения захвата магистрали 15.
При выдаче процессором !8 адреса на шины 7 на входе. 11 и входах
15 1,...,15> находится сигнал логической "llt а на входе-выходе 12 выдаваемый АУ процессора 18 сигнал логического "0"t, т.е ° на управляющих входах дешифратора 3 адреса находятся сигналы, обеспечивающие его выборку, При этом при обращении процессора
18 к адресам, не входящим в зону адpecos 1,...,N общих магистралей 14, уровень сигнала на 1,...,N выходах дешифратора 3 и выходах 16 ...,, 16гл пассивный ("0"). Пассивным будет уроьень сигнала и при вводе, выводе
11 11 данных (так как на входе 11 - 0 ).
При этом через элемент 4 задержки, элемент ИЛИ 5 (при выдаче процессором
18 адреса и выводимых данных) и элемент ИЛИ б (при вводе данных в процессор 18) устанавливается двухсторонняя связь между входами-выходами
12 и 13. Предлагаемое устройство
1606976!
Устройство для сопряжения процессора с общей магистралью, содержащее дешифратор адреса, два элемента ИЛИ, элемент И и элемент задержки, причем вход-выход устройства дпя подключения к шине адреса/данных процессора соединен с информационным входом дешифратора адреса, о т л и ч а ю щ ее с я тем, что, с целью расширения оказывается "прозрачным" для процессора 18.
При обращении процессора 18 к i-й магистрали выдаваемый им адрес попадает в зону адресов общей магистрали, на соответствующем выходе дешифратора
3 адреса появляется активный ("1") уровень сигнала, формируя запрос доступа к i-й магистрали 14 на выходе
16 . При этом на выходе элемента
ИЛИ 5, т.е. на входе-выходе 13, поддерживается пассинный ("1 ) уровень сигнала, что задерживает формирование процессором 18 фронта 1/О на линии СИА 11 и всей временной диаграммы обращения.
На шинах 7 процессора 18 поддерживается выдаваемый им адрес.
При получении процессором 18 раз- решения захвата. i-й магистрали 14 (активный "0") уровень сигнала на входе 15;. блок 1 приемопередатчиков
1 обеспечивает подключение шин 7 и шин СИП 8, вывода 9, нвода 10, СИА
11 процессора 18 к i-й магистрали
14; . Сигнал на прямом управляющем нходе дешифратора 3 адреса становится пассивным, а следовательно, пассивными (0 ) становятся сигналы на выходах дешифратора 3 адреса, что обеспечивает через элемент 4 задерж" ки .и элемент ИЛИ 5 прохождение сигнала с входа-выхода 12 на вход-выход
13, Процессор 18 получает воэможность сформировать необходимую для обращения к магистрали 14 временную диаграмму сигналов, При вводе данных в процессор 18 прохождение сигнала входа-выхода 13 на вход-выход 12 обеспечивается через элемент ИЛИ 6.
Формула изобретения!
50 области применения устройства путем
I обеспечения возможности сопряжения с несколькими общими магистралями, устройство дополнительно содержит блок приемопередатчиков, i-й информационный вход-выход группы которого (i=1,N
N — число общих магистралей) является входом-выходом устройства для подключения к i-й общей магистрали, группа входов устройства для подключения к шине разрешения захвата магистрали соединена с группой входов управления коммутацией блока приемопередатчиков и входами элемента И, выход которого соединен с первым стробирующим входом дешифратора адреса, группа выходов которого соединена с входами первого элемента ИЛИ и является группой выходов устройства для подключения к шине запроса захвата магистрали, вход-выход устройства для подключения к входу-выходу квитирования передачи арифметического устройства процессора соединен с вторым стробирующим входом дешифратора адреса, через элемент задержки — с дополнительным входом первого элемента ИЛИ н с выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента ИЛИ и является входом-выходом устройства для подключения к входу-выходу книтнронания передачи системного контроллера процессора, вход-выход устройства для подключения к шине адреса/данных процессора соединен с информационным входомвыходом блока приемопередатчиков, первый информационный вход и выход которого являются соответственно входом устройства для подключения к шине вывода процессора и выходом устройства для подключения к шине синхронизации приема процессора, вход устройства для подключения к шине ввода процессора соединен с нторым информационным входом блока приемопередатчиков и вторым входом второго элемента ИЛИ, вход устройства для подключения к шине синхронизации адреса прсцессора соединен с третьим информационным входом блока приемопередатчиксв и до-, полнительным входом элемента И, 1606976
Составитель Y.,Ñoðî÷àí
Редактор Е.Копча Техред Л.Олийнык Корректор О.Ципле
Заказ 3550 Тираж 566 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинаг "Патент", r. Ужгород, ул. Гагарина, 101
