Устройство управления регенерацией динамической памяти

 

Изобретение относится к вычислительной технике. Целью изобретения является повышение быстродействия за счет уменьшения числа обращений для регенерации памяти. Сущность изобретения заключается в том, что в известное устройство, содержащее два триггера, таймер, коммутатор адреса, два элемента И, элемент НЕ, дополнительно введены три элемента И, третий триггер, элемент ИЛИ, делитель частоты, формирователь импульсов, дешифратор, регистр, блок опроса (регистра), шифратор адреса и второй элемент НЕ. В предлагаемом изобретении при обращении к памяти на запись или считывание происходит регенерация строк, указанных в младших разрядах адреса. При работе ЭВМ обращения могут идти по произвольным адресам, так что в течение времени восстановления некоторые строки будут перебираться неоднократно, а к другим возможно совсем не будет обращений. Равномерно распределенная во времени операция регенерации памяти гарантирует обращение к каждой строке за время T<SB POS="POST">в</SB>. Для полного восстановления динамической памяти достаточно ввести операцию регенерации не по всем строкам, а лишь по тем, по которым не было обращений за время T<SB POS="POST">в</SB>. В этой связи интервал времени T<SB POS="POST">в</SB> разделяется на две равные части. Во время первой контролируются все обращения к памяти. При обнаружении обращения запоминается этот факт для любой строки. По окончании первого интервала хранятся признаки обращений к тем строкам, по которым производились запись или считывание. Во время второй части интервала T<SB POS="POST">в</SB> организуется регенерация тех строк памяти, к которым не было обращений. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4637874/24-24 (22) 16,01.89 (46) 23.12.90. Бюл, ¹ 47 (72) С.В.Шипилов (53) 681,32(088,8) (56) Память полупроводниковая П-4К-Б. Техническое описание, ч. 1. БМЗ,050.384

ТО/Мц, 1986. (54) УСТРОЙСТВО УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ДИНАМИЧЕСКОЙ ПАМЯТИ (57) Изобретение относится r< вычислительной технике. Целью изобретения является повышение быстродействия за счет уменьшения числа обращений для регенерации памяти. Сущность изобретения заключается в том, что в известное устройство, содержащее два триггера, таймер, коммутатор адреса, два элемента И, элемент НЕ, дополнительно введены три элемента И, третий триггер, элемент ИЛИ, делитель частоты, формирователь импульсов, дешифратор, регистр, блок опроса (регистра), шифратор адреса и второй элемент НЕ, В изобретении при обращении к памяти на запись или счиИзобретение относится к вычислительной технике, а именно к устройствам управления регенерацией динамической памяти

ЭВМ.

Цель изобретения — повышение быстродействия за счет уменьшения числа обраще-, ний для регенерации памяти.

Сущность изобретения заключается в том, что при обращениях к памяти на зались или считывание происходит регенерация строк, указанных в младших разрядах адреса. При работе ЭВМ обращения могут идти по произвольным адресам, так что в течение,, Я2,ц, 1615727 A t (si)s G 06 F 12/00, G 11 С 21/00 тывание происходит регенерация строк, указанных в младших разрядах адреса, При работе ЭВМ обращения могут идти по произвольным адресам, так что в течение времени восстановления некоторые строки будут перебираться неоднократно, а к другим возможно совсем не будет обращений, Равномерно распределенная во времени операция регенерации памяти гарантирует обращение к каждой строке за время Т,, Для полного восстановления динамической памяти достаточно ввести операцию регенерации не по всем строкам, а лишь по тем, по которым не было обращений за время Т>. В этой связи интервал времени Т, разделяется на две равномерные части, Во время первой контролируются see обращения к памяти, При обнаружении обращения запоминается этот факт для любой строки, По окончании первого интервала хранятся признаки обращений к тем строкам, по которым производились зались или считывание. Во время второй части интервала Т организуется регенерация тех строк памяти, к которым не было обращений. 3 ил. времени восстановления Т>. обычно равного 1 мс или 2 мс, некоторые строки будут перебираться неоднократно, а к другим. возможно, совсем не будет обращений. Равномерно распределенная во времени операция регенерации памяти гарантирует. обращение к каждой строке за время Т>.

Для полного восстановления динамической памяти достаточно ввести операцию регенерации не по всем строкам, а лишь по тем, по которым не было обращений за время Та. В этой связи интервал времени Т разделяется на две равные части. Во время

1615727

30

50 первой контролируются все обращения к памяти, При обнаружении обращения запоминается этот факт для любой строки, По окончании первого интервала хранятся признаки обращений к тем строкам, по которым производилась запись или считывание. Во время второй части интервала Т организуется регенерация тех строк памяти, к которым не было обращений.

На фиг. 1 и 2 приведены схемы устройства; на фиг. 3 — схема блока опроса, Устройство содержит элемент И 1, вход

2 разрешения регенерации, RS-триггер 3, выход 4 требования регенерации, D-триггер

5 (защелка), элемент И 6, вход 7 признака занятости блока памяти, выход 8 управления регенерацией, элемент НЕ 9, элемент И

10, коммутатор 11 адреса, выход 12 запуска блока памяти, элемент И 13, вход 14 опроса, элемент И 15, элемент НЕ 16, RS-григгер 17, делитель 18 частоты, формирователь 19 импульсов, элемент ИЛИ 20, дешифратор 21, таймер 22, вход 23 синхронизации, блок 24 опроса, вход 25 сброса, шифратор 26 адреса, адресные вход 27 и выход 28 и регистр

29, Таймер 22 выдает импульсы с периодом

Tp/2n, где и — число строк БИС памяти.

Делитель 18 частоты выдает на своем выходе сигналы с периодом Т>, причем Тр/2 длится высокий уровень, а Тр/2 — низкий, Коммутатор адреса имеет две группы информационных входов, разрядность которых равна logs и. Количество выходов коммутатора адреса также равно logy n. Такое

>ке число информационных входов у дешифратора 21, а число его выходов равно и.

Регистр 29 п-разрядный, каждый разряд соответствует одной строке БИС памяти, имеет n S-входов и общий R-вход, выходы каждого разряда парафазные.

Блоки 24 опроса (фиг, 2) содержит элементы И 30 — 1 — 30 — 2п и элемент ИЛИ 31.

Шифратор 26 адреса преобразует одноразрядный и-й код в m-разряднь;й двоичный код, где m = !од и, шифратор 26 имеет и входов и m выходов. Формирователь 19 импульсов выделяет положительный фронт сигнала на выходе делителя 18 частоты, Устройство работает следующим образом, Импульсы с выхода таймера 22 делителем 18 частоты, и на его выходе появляются сигналы, управляющие фазами работы устройства. При высоком уровне на выходе делителя 18 частоты производятся анализ обращений к памяти и запоминание признаков обращений к каждой строке, Высокий уровень с выхода делителя 18 частоты разрешает прохождение импульсов опроса, поступающих на вход опроса устройства 14 и возникающих в каждом цикле обращения к памяти со стороны ЦП или ЗУ через элемент И 13, поскольку D-триггер-защелка 5 находится в нулевом положении и на выходе элемента НЕ 9 будет высокий уровень, поступающий на первый вход элемента И 13.

Импульс с выхода элемента И 13, пройдя через элемент ИЛИ 20, поступает на стробирующий вход дешифратора 21, на информационные входы которого через коммутатор

11 адреса при наличии высокого уровня на выходе 9 элемента НЕ подаются с адресного входа устройства 27 младшие разряды адреса обращения к памяти.

На одном из выходов дешифратора 21, соответствующих номеру строки, к которой производится обращение, появляется сигнал, устанавливающий в состояние "1" соответствующий разряд в регистре 29. Прй возникновении следующего импульса опроса на входе опроса устройства 14 происходят аналогичные действия, Таким образом, за время Т>/2 при высоком уровне на выходе делителя 18 частоты в регистр 29 будут занесены логические "1", соответствующие обращениям к строкам памяти и по которым не надо производить регенерации.

Регенерация строк, к которым нет обращений при наличии высокого уровня на выходе делителя 18 частоты, производится при низком уровне н- выходе уровня делителя

18 частоты и при высоком уровне на выходе элемента НЕ 16.

Каждый импульс, появляющийся на выходе таймера 22 через S-вход RS-триггера

17, устанавливает RS-триггер 17 в положение "1" и на выходе триггера 17 появляется высокий уровень, который проходит через элемент И 15, поскольку на его другом входе — высокий уровень с выхода элемента НЕ

16, и поступает на вход блока опроса. Блок опроса анализирует содержимое регистра

29, начиная с младших разрядов. При обнаружении любого разряда регистра 29; хранящего логический "0", на первом выходе и соответствующем выходе из второй группы выходов блока опроса появляются сигналы, причем по сигналу с первого выхода устанавливается в значение "1" RS-триггер 3, и на выходе требования регенерации устройства появляется высокий уровень, поступающий в ЭВМ и разрешающий прохождение . ответного сигнала с входа разрешения pereнерации устройства 2 через элемент И 1.

Сигнал с второго выхода блока 24 опроса поступает на соответствующий вход шифратора 26 адреса и на выходе последнего появляется двоичный адрес строки, которую следует регенерировать. Этот адрес прохо1615727

55 ком уровне на выходе триггера 5 и появляется на информационных входах дешифратора 21.

Завершив очередной обмен с памятью;

3ВМ выставляет сигнал разрешения регенерации устройства, который, пройдя через элемент И1, попадает на D-вход D-триггеразащелки 5, на вход V которого подается разрешающий сигнал с входа 7 признака занятости устройства, в результате D-триггер-защелка 5 устанавливается в состояние

"1" и на его выходе появляется высокий уровень, который разрешает прохождение сигнала с входа опроса устройства 14 через элемент И 10, а также прохождение адреса восстановления через коммутатор 11 адреса . На выходе элемента НЕ 9 появляется низкий уровень, который блокирует прохождение сигнала опроса через элемент

И 13.

Высокий уровень с выхода триггера-защелки 5 поступает на выход управления регенерацией устройства. Одновременно с установкой триггера-защелки 5 на выходе элемента И 6 появляется импульс, поступающий на выход 12 запуска блока памяти и оттуда в память, отчего Запускается временная диаграмма работы памяти при регенерации и снимается высокий уровень на входе 7 признака занятости блока памяти, В результате триггер-защелка 5 хранит состояние "1" до появления очередного высокого уровня на входе 7.

Блок управления памятью, входящий в состав ЭВМ, вырабатывает управляющие сигналы, необходимые для регенерации памяти по сигналу с выхода управления регенерацией устройства 8, и, получив адрес строки с адресного выхода устройства 8, который проходит через коммутатор 11 адреса благодаря высокому уровню на выходе триггера-защелки 5, производит регенерацию.

Появляющийся на выходе элемента И

10 импульс по сигналу опроса, возникающего и в цикле регенерации, проходит через элемент ИЛИ 20 и поступает на стробирующий вход дешифратора 21, на информационные входы которого подан адрес регенерации, т.е, номер строки, по которой производится регенерация. В результате на выходе дешифратора 21 появляется импульс, устанавливающий разряд регистра

29, по которому осуществляется регенерация, в состояние "1".

В конце цикла регенерации на входе сброса устройства 25 появляется импульс, поступающий на R-входы триггеров 17 и 3; которые устанавливаются в состояние "0", в результате чего снимается сигнал с входа

40 блока 24 опроса и на выходе требования; регенерации устройства 4.

По очередному импульсу на выходе таймера 22 цикл работы устройства повторяется до тех пор, пока все разряды регистра 29 не будут установлены в состоянеие "i", что соответствует восстановлению всех строк

БИСов памяти. E этом случае с приходом очередного импульса с выхода таймера 22 и установкой в состояние "1" RS-триггера 17 с выхода элемента И 15 на вход блока 24 опроса придет высокий уровень и на первом выходе блока опроса сигнал не появится.

-Состояние всех "1" в регистре 29 хранится до перехода уровня на выходе делителя частоты с низкого на высокий, При этом на выходе формирователя 19 импульсов появляется импульс, который сбрасывает все разряды регистра 29 в нулевое состояние.

Затем повторяется работа устройства при высоком уровне на выходе делителя.18 частоты.

Формула изобретения

Устройство управления регенерацией динамической памяти, содержащее два триггера, таймер, коммутатор адреса, два элемента И, первый элемент НЕ, причем выход первого триггера является выходом требования регенерации устройства и соединен с первым входом первого элемента И, второй вход которого соединен с входом разрешения регенерации устройства, а выход — с D-входом второго триггера и первым входом второго элемента И, второй вход которого соединен с входом признака занятосги блока памяти устройства и входом второго триггера, выход второго элемента И соединен с выходом запуска блока памяти устройства, а выход второго триггера является выходом управления регенерацией устройства и соединен с первым управляющим входом коммутатора адреса и входом первого элемента Н Е, выход которого соединен с вторым управляющим входом коммутатора адреса, вторая группа информационных входов коммутатора адреса соединена с адресным входом устройства, выходы коммутатора адреса являются адресным выходом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно дополнительно содержит третий, четвертый и пятый элементы И, третий триггер, элемент ИЛИ, делитель частоты, формирователь импульсов, дешифратор, регистр, блок опроса, шифратор адреса, второй элемент НЕ, причем вход делителя частоты. соединен с выходом таймера и S-входом третьего триггера, R-вход которого соединен с R-входом первого триггера и входом сброса устройства, а вкход — с первым вхо1615727 дом третьего элемента И, второй вход которого соединен с выходом второго элемента

НЕ, вход которого соединен с выходом делителя частоты, входом формирователя импульсов и первым входом четвертого элемента И, выход третьего элемента И соединен с первым выходом пятого элемента

И и с управляющим входом блока опроса, а второй вход четвертого элемента Vl соединен с вторым входом пятого элемента И и входом опроса устройства, третий вход четвертого элемента И соединен с выходом первого элемента НЕ, выход четвертого элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с ! выходом пятого элемента И, выход элемента ИЛИ соединен со стробирующим входом дешифратора, информационные входы которого соединены с выходами коммутатора адреса, выходы дешифратора соединены.с

5 соответствующими S-входами регистра, третий вход пятого элемента И соединен с выходом второго триггера, выходы регистра соединены с информационными входами блока опроса, первый выход которого сое10 динен с Я-входом первого триггера, а второй выход — c входом шифратора адреса, выход6 которого соединены с первой группой информационных входов коммутатора адреса, R-вход регистра соединен с выходом

15 формирователя импульсов, 1615727

Составитель Ю.Ланцов

Редактор А.Козориз Техред M .Ìîðãåêòàë Корректор В.Гирняк

Заказ 3988 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ CÑÐ

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101