Устройство для оперативного контроля цифровых блоков

 

Изобретение относится к вычислительной технике и может быть использовано для контроля функционирования блоков ЭВМ в процессе их работы . Целью изобретения является упрощение устройства. С этой целью в устройство, содержащее генератор тестов , блок постоянной памяти, схему сравнения, блок задания режима и блок индикации, введены вторая схема сравнения, счетчик, три триггера, два элемента ИЛИ, элемент И, элемент запрета и сигнатурный анализатор. 1 ил. I

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19 On (51)5 G 06 F 11 16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbITHRM

ПРИ П(НТ СССР (21) 4435076/24 (22) 01.06 .88 (46) 07.01.91. Бюл. В 1 (71) Казанский государственный университет им.В.И.Ульянова-Ленина (72) Г.Г.Баранов, P.Х.Латыпов и Е.Л.Столов (53) 681.3(088.8) (56) Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. — М.: Мир, .1972, рис.12.1.

Авторское свидетельство СССР

Р 11661!9, кл. G 06 F 11/16, 1985.

Изобретение относится к вычислительной технике и может быть исполь" эовано для контроля функционирования блоков ЭВМ в процессе их работы.

Целью изобретения является упрощение устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит генератор 1 тестов, первый элемент ИЛИ 2, счетчик 3, блок 4 постоянной памяти, пер" вую схему 5 сравнения, элемент И 6, первый триггер 7, элемент 8 запрета, второй элемент ИЛИ 9, сигнатурный анализатор 10, блок l 1 задания режима, второй триггер 12 вторую схе" му 13 сравнения, третий триггер 14, блок 15 индикации, контролируемый блок 15, тактовый вход 17. В качестве генератора l тестов могут быть ис2 (54) УСТРОЙСТВО ДЛЯ ОПЕРАТИВНОГО

КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля функционирования блоков ЭВМ в процессе их работы, Целью изобретения является упрощение устройства. С этой целью в устройство, содержащее генератор тестов, блок постоянной памяти, схему сравнения, блок задания режима и блок индикации, введены вторая схема сравнения, счетчик, три триггера, два элемента ИЛИ, элемент И, элемент запрета и сигнатурный анализатор.

l ил. пользованы технические средства той же ЭВМ, в состав которой входит контролируемый блок 16. В этом случае выход контролируемого блока 16 должен быть соединен с входами соответ,1ствующих блоков ЭВМ, а тактовый вход 17 - с тактовой шиной ЭВМ (не показано).

Устройство работает следующим образом.

Сигнал "Сброс" с выхода блока ll задания режима поступает на информационный вход триггера 12, на выходе которого формируется импульс, нача-. ло и конец которого синхронны с передним фронтом тактовых импульсов, поступающих по шине 17. Выходной сигнал триггера 12 устанавливает в исходное нулевое состояние триггеры 7 и 14, счетчик 3 и сигнатурный аналиi 619276 затор 10. При этом в следующем такте на вход схемы 5 сравнения поступа-: ет содержимое ячейки с нулевым адресом блока 4 памяти. Схема 5 сравнения сравнивает, входной набор контра лируемого блока !6 и поступившее содержимое блока 4 памяти. Если наборы различаются, то состояния счетчика 3, сигнатурного анализатора 10 и -риггеров 7 и 14 не меняются. При совпадении входного набора с текущим содержимым блока 4 памяти на выходе схемы 5 сравнения появляется единичный сигнал, элеменг 8 запрета во второй половине. такта открывается и на синхровход сигнатурного анализатора 10 поступает импульс, в результате чего ана изатор 10 переходит В следующее состояние Опреде 20 ляемое текущим состоянием и выходным набором контролируемого блока 16..

Одновременно выходной сигнал схемы 5 сравнения поступает на вход разрешения счета счетчика 3, который в начале следующего такта увеличивает свое содержимое на единицу.

На вход схемы 5 сравнения поступает содержимое новой ячейки блока 4 памяти, так что в новом такте схе- 30 ма 5 сравнения сравнивает входной набор с новым содержимым блока 4 памяти. Состояния триггеров 7 и I4 не меняются до тех пор, пока элемент И 6 остается закрытым. Этот элемент открывается при условии,что все разрязные выходы счетчика 3 принимают единичное состояние, а входной набор контролируемого блока 16 совпадает с содержимым блока 4 памя- 40 ти. При этом на выходе триггера 7 в следующем такте появляется единичный сигнал. Во второй половине текущег . такта сигнатурный анализатор 10 переходит в свое последнее состояние, которое сравнивается с помощью схемы 13 сравнения с эталоном, поступающим с блока 11 задания режима. Если коды совпадают, то на выходе схемы 13 сравнения появляется уровень логи- 50 ческого нуля, в результате чего триггер 14 остается в нулевом состоянии.

Если же коды не совпадают, то на выходе схемы 13 сравнения появляется единичный сигнал. При этом в начале следующего такта триггер 14 переходит в единичное состояние, что свидетельствует о неисправности контролируе ого блока 16. Состояние триггера 14 индицируется блоком 15 Единичный сигнал с выхода триггера 7 устанавливает в исходное состояние счетчик 3 и сигнатурный анализатор 10.

При этом на выходе элемента И 6 появляется уровень логического нуля, так что в следуюшем такте возвращается в исходное состояние и триггер 7. На этом один цикл проверки контролируемого блока 16 заканчивается и начинается новый цикл. Если несовпадение фактической и эталонной сигнатур было случайным, то триггер 14 после окончания следующего цикла возвратится в нулевое состояние, Если же контролируемый блок 16 неисправен, то триггер 14 остается в единичном состоянии.

Формула изобретения

Устройство для оперативного контроля цифровых блоков, содержащее генератор тестов, блок постоянной памяти, первую схему сравнения, блок задания режима и блок индикации, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит вторую схему сравнения, счетчик, три триггера, два элемента ИЛИ, элемент И, элемент запрета н сигнатурный анализатор, причем первый вход первой схемы сравнения является входом устройства для подключения к выходу генератора тестов и входу контролируемого блока, выход блока постоянной памяти соединен с вторым входом первой схемы сравнения, выход которой подключен к входу управления счетом счетчика, первому входу элемента И и прямому входу элемента запрета, выход которого соединен с синхровходом сигнатурного анализатора, синхровходы первого и второго триггеров и счетчика и инверсный вход элемента запрета подключены к тактовому входу устройства, выход первого триггера соединен с первыми входами первого и второго элементов ИЛИ и синхровходом третьего триггера, выход второго триггера подключен к вторым входам первого и второго элементов ИЛИ и входам сброса первого и и третьего триггеров, выход первого элемента ИЛИ соединен с входом сброса счетчика, выход которого подключен к адресному входу блока постоянной памяти и второму входу элеменСоставитель Г,Виталиев

Техред М.Дидык Кррректор С.Шевкун

Редактор А.Мотыль

Заказ 48 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г.ужгород, ул. агарина, IT И

5 16 та И, выход которого соединен с информационным входом первого триггера, информационный вход сигнатурного анализатора является входом устройства для подключения к выходу контролируемого блока, вход сброса и выход сигнатурного анализатора подключены соответственно к выходу второго элемента ИЛИ и первому входу второй

19276 6 схемы сравнения, второй вход и выход которой соединены соответственно с первым выходом блока задания режима и информационным входом третьего

5 триггера, выход которого подключен к входу блока индикации, а информационный вход второго триггера соединен с вторым выходом блока задания режима.