Устройство для контроля цифровых последовательностей

 

Изобретение относится к вычислительной технике и может быть использовано при наладке и ремонте цифровых вычислительных машин. Отличительной особенностью устройства является то, что оно позволяет контролировать последовательности, сигналы в которых могут быть представлены в виде коротких импульсов, а состояние которых в отдельных тактах контролируемого участка исследуемой последовательности может быть неопределенным. Целью изобретения является повышение полноты контроля. Поставленная цель достигается за счет введения временного дискриминатора 14, триггера 13, регистра 3 сдвига, блока 5 сравнения, элемента ИЛИ 26, элемента И 22. 6 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (l93 (II3 (51)Я (þ 06 F 11/16!

ЫП, ль3- ;-."," -%61 .Ц

5 к-h3ii О i L . xA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫГИЯМ

ПРИ ГКНТ СССР (21) 4606899/24-24 (22) 24 ° 10.88 (46) 30. 10.90. Бюл. Р 40 (71) Научно-исследовательский и конструкторско-технологический институт средств контроля электронной аппаратуры и изделий электронной техники

"Контрольприбор" (72) С.А.Емельянов и Е.В.Михейкина (53) 68 1.3(088.8) (56) Авторское свидетельство СССР

9 920732, кл. С 06 F 11/22, 1979.

Авторское свидетельство СССР

Р 1262502, кл. G 06 Р 11/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано при наладке и ремонте цифровых вычислительных машин. Отличительной особенностью устройства является то, что оно позволяет контролировать последовательности, сигналы в которых могут быть представлены в виде коротких импульсов, а состояние которых в отдельных тактах контролируемого участка исследуемой последовательности может быть неопределенным. Целью изобретения является повышение полноты контроля ° Поставленная цель достигается за счет введе-. ния временного дискриминатора 14, триггера 13, регистра 3 сдвига, блока 5 сравнения, элемента ИЛИ 26, элемента И 22. 6 ил.

1603388

Изобретение относится к вычислительной технике и может быть использовано при наладке и ремонте цифровых вычислительных машин, в частно5 сти для поиска перемежающихся неисправностей.

Целью изобретения является повышение полноты контроля.

На фиг. 1 представлена структурная схема устройства; на фиг,2— схема временного дискриминатора; на фиг.3 — схема блока цифровой задержки, на фиг.4 — диаграмма работы при нулевой цифровой задержке;на фиг.5 то же, при цифровой задержке, равной единице; на фиг.6 — то же, при единичном сигнале на входе блокировки и нулевой цифровой задержке. Длина контролируемой цифровой последователь- 20 ности 8 тактов, длина контролируемого за один проход участка 4 такта.

Устройство содержит триггер 1, регистры 2 и 3 сдвига, блоки 4 и 5 сравнения, счетчики 6 и 7, блоки 8 и 9 индикации, блок 10 цифровой задержки, триггеры 11-13 временной дискриминатор 14, блок 15 маскирования, элементы И 16-22, элементы ИЛИ 23-26, тактовый вход 27, первый вход 28 начальной установки, вход 29 запуска, 30 блокировки, второй вход 31 начальной установки и вход 32 контролируемой последовательности.

Временной дискриминатор 14 содержит. элемент ИЛИ-HE 33, формирователь 34 короткого импульса, триггеры 35 и 36, элемент И 37.

Блок 10 цифровой задержки содержит счетчик 38, элемент ИЛИ 39, элемент

40 задержки, элемент НЕ 41, элемент

И 42 и 43, дешифратор 44, триггеры

45 и 46.

Устройство работает следующим образом.

Перед началом работы устанавливаются в исходное состояние первый 6 и второй 7 счетчики, триггеры 11-13, в блок 10 цифровой задержки записывается требуемая величина задержки, в блок 15 маскирования — маскирующая последовательность, в которой, каждому такту контролируемой периодической импульсной последовательности соответствуют "0" или "1" в зависимости от того, определено или не определено на соответствующем такте значение сигнала. На вход

32 контролируемой последовательно- сти поступает исследуемая циЬровая последовательность, на тактовый вход

27 поступают тактовые импульсы (например, от внутреннего генератора контролируемого блока), но на выход первого элемента И 16 они не проходят, поскольку на втором входе первого элемента И 16 — уровень "0" с прямого входа триггера 12. С приходом импульса запуска„ однозначно связанного с началом контролируемого участка исследуемой цифровой последовательности, на выходе элемента

И 20 появляется импульс, который устанавливает триггер 12 в единичное состояние, разрешая тем самым подачу тактовых импульсов на синхровходы блока 15 маскирования, триггера 1, временного дискриминатора 14 и счетный вход первого счетчика 6, а также на первый вход элемента И 17.

В том случае, когда в блок 10 цифровой задержки записан ноль, на его обоих выходах — уровни "1", разрешающие прохождение сигналов через элементы И 17 и 18. Тактовые импульсы с выхода элемента И 17 поступают на входы синхронизации первого 2 и второго 3 регистров сдвига, входы блоков 5 и 4 сравнения. В регистры 2 и 3 сдвига последовательно записываются состояния выходов триггера 1 и временного дискриминатора 14. Первый

4 и второй 5 блоки сравнения сравнивают состояния выходов последних разрядов соответственно первого и второго регистров 2 и 3 сдвига с выходами соответственно триггера 1 и временного дискриминатора 14, однако результат несравнения на первом проходе не фиксируется на втором счетчике 7, поскольку элемент И 22 закрыт по второму входу уровнем 1

1I н с выхода триггера 13. В тех тактах исследуемой цифровой последовательности, когда сигналы могут принимать различные значения, единичный уровень, поступающий с выхода блока 15 маскирования на установочные входы триггера 1 ввода и временного дискриминатора 14, устанавливает их в определенные (нулевые) состояния, в результате чего на первом 2 и втором 3 регистрах сдвига в случае нормальной работы контролируемого блока формируется стабильная цифровая последовательность. После прохождения числа тактовых импульсов. со5 160 ответствующего длине контролируемого участка исследуемой последовательности (соответствующего разрядности первого 2 и второго 3 регистров сдви га и второго счетчика 6), на выходе переполнения второго счетчика 6 появляется импульс, который через элемент И 18 и элемент ИЛИ 24 сбрасывает триггер 12, завершая тем самым первый проход. Одновременно в единичное состояние устанавливается триггер 13, разрешая прохождение сигналов несравнения с выхода элемента

ИЛИ 26 на счетный вход второго счетчика. В первом 2 и втором 3 регистрах сдвига зафиксированы иифоовые последовательности, определяющие состояние контролируемого участка ис, следуемой последовательности, при этом в последних разрядах записаны значения, соответствующие первому такту контролируемого участка.

В том случае, когда в блок 10 циф. ровой задержки записано ненулевое

1 значение, на обоих его выходах нули.

После прохождение числа импульсов, равного длине контролируемого участка, импульсом, поступающим с выхода переполнения второго счетчика 6, из значения, записанного в блок 10 цифровой задержки, вычитается единица.

После обнуления блока !0 цифровой задержки на его втором выходе появляется уровень "1", разрешающий прохождение тактовых импульсов через второй элемент И 17. В первый 2 и второй 3 регистры сдвига записываются значения контролируемого участка, отстоящего от начала исследуемой последовательности на число тактов, равное произведению длины контролируемого участка на величину, первоначально записанную в блок 10 цифровой задержки. После прохождения очередной серии импульсов, равной длине контролируемого участка, импульс переполнения второго счетчика 6 устанавливает первый и второй выходы .блока 10 цифровой задержки соответственно в "1" и "0", сбрасывая триггер .12 и запрещая прохождение тактовых импульсов.

Второй проход начинается после поступления на вход 29 запуска очередного запускающего импульса. Начиная с второго прохода, происходит сравнение информации, поступающей на первые информационные входы блоков

3388 6

4 и 5 сравнения с выходов соответственно триггера 1 и временного дискриминатора 14, с информацией, поступа1 ющей на вторые информационные входы

5 блоков 4 и 5 сравнения с выходов по/ следних разрядов соответственно первого 2 и второго 3 регистров сдвига.

В случае несравнения импульс с выхода первого 4 или второго 5 блоков сравнения через элемент ИЛИ 26 и элемент И 22 изменяет состояние второго счетчика 7 на ненулевое, что, в свою очередь, приводит к появлению импульса на выходе элемента ИЛИ 25, который поступает на первый вход элемента И 21 и, в том случае, когда на входе 30 блокировки установлен уро-. вень 1",устанавливает триггер 11

20 в единичное состояние, сбрасывающее триггер 12 и запрещающее через вто" рой вход элемента И 20 прохождение импульсов запуска.-На первом 8 и втором 9 блоках индикации отображаются

25 соответственно номер такта контролируемого участка исследуемой последовательности и число несравнений.

Временной дискриминатор 14 работает следующим образом.

Триггеры дискриминатора сбрасываются с приходом каждого тактового импульса. После этого каждый триггер в течение такта находится в состоянии ожидания прихода положительного перепада по входу синхронизации.

Установка обоих триггеров может произойти только в том случае, если на входе 32 контролируемой последовательности во время одного такта бу40 дут зафиксированы и положительный, и отрицательный перепады. В этом случае на выходе элемента И появляется единичный сигнал, свидетельствующий о наличии импульса, длительность ко- торого меньше длительности одного такта (например, сигнал с выхода одновибратора).

Блок 10 цифровой задержки работает следующим образом.

По сигналу установки, поступающему от блока 23, происходит начальная установка блока 10 цифровой задержки. При этом в счетчик записывается. требуемая величина цифровой задержки, а триггеры устанавливаются в нулевое: или единичное состояние в зависимости от значения сигнала на выходе дешифратора нуля. В том случае, когда в счетчик записано нулевое значение.

7 1603388 8 оба триггера устанавливаются в единичное состояние. Б противном случае оба триггера устанавливаются в нулевое состояние. Первый триггер устанавливается в "I" задержанным сигналом с выхода переноса счетчика б после того, как обнулится счетчик цифровой задержки. Следующим импульсом с выхода переноса счетчика б первый триггер устанавливается в нулевое состояние, а второй — в единичное.

Триггер 1 принимает входную последова.тельность без учета наличия или отсутствия коротких импульсов в течение одного такта, а временной дискриминатор 14 фиксирует такие импульсы, но не принимает входную последовательность. формула и з о б р е т е н и я

Устройство для контроля цифровых . последовательностей, содержащее три триггера, первый регистр сдвига, первый блок сравнения, два счетчика, два блока индикации, блок цифровой задержки, шесть элементов И,три элемента ИЛИ, причем информационный вход первого. триггера является входом контролируемой последовательности устройства, выход первого триггера соединен с информационным входом первого разряда первого регистра сдвига и с первым информационным входом первого блока сравнения, первый вход первого элемента И является тактовым входом устройства, второй вход первого элемента И соединен с прямым выходом второго триггера, выход первого элемента И соединен с синхровходом первого триггера, со счетным входом первого счетчика и с первым входом второго элемента И,выход которого соединен с синхровходом первого регистра сдвига и со стробирующим входом первого блока сравнения, выход переполнения первого счетчика соединен с информационным входом блока цифровой задержки и с первым входом третьего элемента И,группа информационных выходов первого счетчика соединена с группой входов первого блока индикации, первый выход блока цифровой задержки соединен с вторым входом третьего элемента И, выход

-которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом сброса в "0" второго триггера, инверсный выход которого соединен с первым входом четвертого элемента И, выход которого соединен с первым входом второго эле5 мента ИЛИ, выход которого соединен с входом сброса в "0" первого счетI чика, с входом разрешения записи блока цифровой задержки, второй выход которого соединен с вторым входом . второго элемента И, первый вход пятого элемента И является входом запуска устройства, выход пятого элемента И соединен с синхровходом второго триггера, с вторым входом четвертого элемента И„ информационный вход второго триггера соединен с шиной единичного потенциала устройства, группа разрядных выходов второго счетчика соединена с группой входов второго блока индикации и с группой входов третьего элемента ИЛИ, выход которого соединен с первым входом шестого элемента И, второй вход которого является входом блокировки устройства, выход шестого элемента И соединен с входом установки в 1" третьего триггера, прямой выход которого соединен с вторым входом первого элемента ИЛИ, первый вход начальной установки устройства соединен с входами сброса в "0" третьего триггера,и второго счетчика, инверсный выход третьего триггера соединен с вторым входом пятого элемента И,второй вход начальной установки устройства соединен с вторым входом второго элемента ИЛИ и с третьим входом первого элемента ИЛИ, выход последнего разряда первого регистра сдвига соединен с вторым информационным входом первого блока сравнения, о т л ич а ю щ е е с я тем, что, с целью повышения полноты контроля, в него введены блок маскирования, временной дискриминатор, второй регистр сдвига, второй блок сравнения, четвертый триггер, четвертый элемент

ИЛИ и седьмой элемент И, причем синхровход второго регистра сдвига соединен со стробирующим входом второго блока сравнения и с выходом временного дискриминатора,информационный вход и синхровход которого соеди55 иены соответственно с входом контролируемой последовательности устройства и с выходом первого элемента И, счетный вход второго счетчика соединен с выходом седьмого элемента И, 9 1603388 !О первый и второй входы которого соеди- блокировки временного дискриминатоРа иены с выходами соответственно чет- и с входом сброса в "0" первого тригвертого триггера и четвертого эле- гера, тактовый вход блока маскировамента К1Н, первый и втоРой вхоДы ко- ния соединен с выходом первого элеторого соединены с выходами неравен- мента И, информационный вход четвер5 ства соответственно перв6го и второ- того триггера соединен с шиной едиго блоков сравнения, первый и второй ничного потенциала устройства, вход информационные входы второго блока cбpосa в "0" четвертого триггера сосравнения соединены с выходами со- - единен с первым входом начальной

1н ответственно временного дискриминато- установки устройства, выход переполра и второго регистра сдвига, выход нения первого счетчика соединен с блока маскирования соединен с входом синхровходом четвертого триггера.

27

2У

Фиг. Ф

2У

З2

Вах. 14

Вах.1

Вмх. R

Вмх. 15.1-й ряд. 2

4-й pe8. 2

1-и рИ,3

ИАИР

Вык.Ю. бых.l2 рвмои) Вмк. аереиоса б

Р-и бра. 1D

3-и бай. 10

Вых. 15

1-а би. 10 (иа 18) Я-ийа, 0 (/ба 17)

Вых. 17 йа. переюсад

Вьа. 18

Вых. 12

Горяча)

Вью.22 алых, 25

1603388

30-меам

28 >on.d

З1- .У

1603388

Составитель Н.Торопова

TexÐeÀ Л Сердюкова Корректор Т Палий

Редактор Т.Лазоренко

Подписное Тираж 567

Заказ 3386

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101

< Ю %) ц

К) о

Ч 1 0 0 %

Ю Ю Ю