Устройство для контроля управляющей эвм

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU,.„, 161928

А1 ($>)$ " 06 Р 11/28

1 !!4) " .! ы T

Ei БЛИ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4440419/24 (22) 13.06.88 (46) 07.01.91. Бюл. Р 1

I (71) Уфимский авиационный институт им. Серго Орджоникидзе (72) B.Ï.Æèëÿåâ, А.П.Жиляев и А.Ф.Гимранов (53) 681.3(088.8) (56) Авторское свидетельство СССР

Р 1120339,.кл. С 06 F 11/28, 1983.

Авторское свидетельство СССР

У l522216, кл. С 06 F 11/28, 1988, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УПРАВЛЯВ)ЩЕЙ ЭВМ (57) Изобретение относится к вычислительной технике и может быть использовано в системах автоматического

Изобретение относится к вычислительной технике и может быть использовано в системах автоматического. .управления на базе ЭВМ для контроля выполнения программ на ЭВМ и восста-новления вычислительного процесса при сбоях.

Цель изобретения — уменьшение времени фиксации сбоя.

На фиг ° 1 представлена функциональная схема устройства; на фиг.2 — вре менная диаграмма функционирования .устройства при отсутствии сбоя в аппаратуре контролируемой ЭВМ;на фиг.3— то же, при исполнении команды перехода; на фиг.4 — то же, в момент фиксации сбоя; на Аиг.5 — то же, при выходе из прерывания и восстановлении . вычислительного процесса; на фиг.б 2 управления на базе ЭВМ для контроля выполнения программ на ЭВМ и восстановления вычислительного процесса

> при сбоях. Цель изобретения — уменьшение времени Аиксации сбоя. Устройство содержит блоки постоянной памяти, сумматор, схему сравнения, регистры, элементы ИЛИ-HF., триггеры, элемент задержки, элемент И-HF., дешифратор адреса, дешиАратор команд перехода, Аормирователи импульсов, элемент ИЛИ, вх6ды, выходы устройства.

Устройство позволяет распознать сбой в аппаратуре контролируемой ЭВМ и восстановить вычислительный процесс путем Аиксации факта сбоя и повторно- а

Щ го выполнения команды, при которой произошел сбой. 6 ил.

7 схема расположения инАормации в блоках постоянной памяти.

Устройство (Аиг.1) содержит первый блок l постоянной памяти, второй блок 2 постоянной памяти, сумма- . тор 3, схему 4 сравнения, второй ре,гистр 5, первый триггер 6, элементы .ИЛИ-НК 7-10, второй триггер 11,элемент ИЛИ-HF. 12, элемент 13 задержки, элемент И-НЕ 14, третий триггер 15, дешифратор 16 команд перехода, элемент ИЛИ-HF. 17, дешифратор 18 адреса, элемент ИЛИ-НГ 19, первый Аормирователь 20 импульсов, второй формирователь 21 импульсов, элемент ИЛИ

22, первый регистр 23, информационный вход-выход 24 устройства (шина данных), адресный вход 25 устройства (шина адреса), управляюций выход

1619280

26 устройства (линия сигнала прерывания), первый управляющий вход 27 устройства (линия сигнала ВВОД), вто рой управляющий вход 28 устройства (линия сигнала начала команды), третий управляющий вход 29 устройства (линия сигнала начальной установки).

На временной диаграмме Аункционирования у"тройства при отсутствии . щ сбоч в аппаратуре контролируемой ЭВМ (фиг.2) обозначено.: ИД вЂ” инАормация на шине 24 данных, ЛА — информация на шине 25 адреса, ДКП 1 — сигнал на первом выходе дешифратора 16, НК— сигнал начала команды на линии 28 сигнала, ВВОД вЂ” сигнал ввода информации в процессор контролируемой -ЭВМ на линии 27 сигна ., БПП 2 — инАормация на информационном выходе бло- 2п ка 2, С вЂ” информация на выходе сумматора 3, ЗпРг 1, Рг ? — сигнал записи в регистры 5 и 23 с выхода элемента И-HF. 14, Рг 1 - инАормация на выходе регистра 5, ПРГР. — сигнал пре-25 рывания на линии 26 сигнала, Pr 2 содержимое регистра 23, КОП вЂ” код операции текущей команды контролиру-

1 емой ЭВМ, КС вЂ” контрольная схема, Дс — время задержки элемента 13 задержки (f — уровень сигнала не име-: I ет значения).

На временной диаграмме функционирования устройства при исполнейии команды перехода (Аиг.3) обозначено:.

ШД вЂ” инАормация на шине 24 данных, !

ЧА — инАормация на шине 25 адреса, ДКП 1 — сигнал на первом выходе дешиАратора 16, ДКП 2 — сигнал на втором выходе дешиАратора 16, НК вЂ” сиг-, 4О нал на линии 28 сигнала, ВВОД вЂ” сиг-, нал ввода инАормации в процессор 3RMi на линии- 27 сигнала, БПП вЂ” информайМ на информационном выходе блока 2>

С вЂ” информация на выходе сумматора 45

3, Т 3 — сигнал на прямом выходе триггера 11, ЗпРг 1, Рг 2 — сигнал запи- си в регистры 5 и 23 с выхода элемен та И-НЕ 14, Ft 1 — инАормац .я на вы-: ходе регистра 5, ПРГР— сигнал прерывания на линии сигнала 26 прерывания, Рг 2 - содержимое регистра 23, K0TI — код операции, КС вЂ” контрольная сумма, gt — время задержки элемента

13 задержки.

На временной диаграмме функционирования устройства при выходе из прерывания и восстановлении вычислительн го процесса (фиг.5) обозначено:

ШД вЂ” инАормация на шине 24 данных,Лае†инАормация на шине 25 адреса, ДКПЗ— сигнал на третьем выходе дешифратора

16, НК вЂ” сигнал начала команды на линии 28 сигнала начала команды, ВВОД вЂ” сигнал ввода информации в процессор ЭВМ на линии 27, БПП 2 — информация на инАормационном выходе .

:блока 2, С вЂ” инАормация на выходе .сумматора 3, ЗпРг 1, Рг 2 — сигнал а записи в регистры 5 и 23 с выхода элемента И-НГ 14, Рг 1 — инАормация на выходе регистра 5, Сбр Т1 — сигнал сброса триггера 6 на выходе элемента ИЛИ-НГ 10, ПРГР - сигнал прерывания на линии 26 сигнала прерывания, Сбр Т2 — сигнал сброса триггера 15 на выходе элемента ИЛИ-НЕ 17, Т2 — . сигнал на инверсном выходе триггера

15, Рг 2 — содержимое регистра 23, КОП вЂ” код операции, КС вЂ” контрольная сумма, Да — время задержки элемента

1 3 задержки.

На схеме расположения информации в блоках 1 и 2 (Аиг.6) А,  — отно" .сительные адреса ячеек блока 1 и бло" ! ка 2, KOII — код операции, КС вЂ” контрольная сумма. устройство функционирует следующим образом. (Рабочая программа контролируемой ,ЭВМ заносится в блок 1, а контроль,.ные суммы - в блок 2,Адреса блоков 1 .и 2 совпадают. Контроль вычислитель ного процесса осуществляется во время считывания из блока 1 кода очеред ной команды посредством сравнения суммы считываемого кода команды и содержимого регистра 5 с контрольной суммой, извлекаемой из блока 2. Ад:реса ячеек блока 1, содержащих коды операции (команд), и ячеек блока 2, содержащих соответствующие контроль ные суммы, совпадают (Аиг.6).

Если сравниваемые суммы с выходов сумматора 3 и блока 2 совпадают, то, производится зап .сь с ответствующей

1суммы с выхода сумматора 3 в регистр, 5. Нри несовпадении сравниваемых

;сумм вырабатывается сигнал прерыва/ иия, затем производятся действия

:,по восстановлению вычислительного процесса.

Рассмотрим выполнение i-й коман ды в отсутствии сбоев во время выпол, нения предыдущей команды (фиг.2).

Процессор ЭВИ передает по шине 24 адрес ячейки блока 1, содержащий!

619280 6 код операции 1-й команды (КОП1 ), после выставления этого адреса на шине 25 процессор ЭВМ вырабатывает сигнал ВВОД, затем сигнал начала, передаваемые ло линиям 27 и 28 соответственно, сигнализируя о том,что процессор готов принять информацию от блока 1. Сигнал ВВОД поступает на входы считывания блока 1, из которого считывается KAII на шине ?4, и блока ?, иэ которого на первый информационный вход схемы 4 сравнения считывается контрольная сумма

КС . Одновременно на второй информационный вход сумматора 3 поступает

КОП с шины !".Д 24, а на первый информационный вход сумматора 3 с выхода регистра 5 поступает КС < с предыдущего шага сравнения (считывания из блока 1 КОП, ).

На выходе сумматора 3 формируется сумма, совпадающая с КС, которая поступает на второй инАормационный вход схемы 4 сравнения, на выходе которой Аормируется сигнал уровня

"0", поступающий на инАормационный вход триггера 6. Сигнал начала команды с линии 28 появляется с некоторой задержкой относительно сигнала

ВВОД для срабатывания блока 1, сумматора 3 и схемы 4 сравнения. Сиг нал начала команды поступает на третий вход элемента ИЛИ-НЕ 7, с выхода которого сигнал поступает на синхровход триггера 6. По фронту

"0"/"1" этого сигнала триггер 6 устанавливается в состояние, соответствующее уровню сигнала íà его информационном входе, т.е. остается в нулевом состоянии. Затем этот же сигнал с выхода элемента ИЛИ-HE 7 через элемент 13 задержки и элемент И-НЕ, 14 поступает на входы записи регистра

23 и регистра 5. В регистр 5 заносится по этому сигналу КС, с выхода сумматора 3 и в регистр 23 заносится адрес KOII . Элемент 13 задержки задерживает сигнал с выхода элемен- . та ИЛИ-HF. 7 на время gt, необходимое для срабатывания триггера 6.

Дешифратор 16 представляет собой трехраэрядное постоянное программируемое запоминающее устройство с полем адресов, соответствующим палю адресов блока 1 и блока 2. В трехраэрядные ячейки дешифратора 16 ло адресам, .совпадающим с адресами ячеек блока 1, которые хранят коды опе50

55 ли не произонел сбой лри вьптолнении j-й команды перехода. При появлении адреса КОП„„ на шине 25 на втором выходе дениАратора 16 появляется сигнал "0", который поступает на первый вход элемента ИЛИ-HF. 9, на выходе которого появляется сигнал "1", поступающий через элемент HI!II-НЕ 8 на нулевой вход регйстра 5, и обнуляет

его. Если при исполнении т-й команды перехода произошел сбой в резуль1

Р тате которого процессор контролируерации перехода, заносятся коды 110 (младший разряд этого кода соответствует первому виходу денифратора

fb, а старший разряд — третьему выходу дениАратора 16). В ячейки дешифратора 16 ло адресам, совпадающим с адресами ячеек блока 1, которые хранят первые коды операции линейных участков (по адресам начала линейньп участков программы), заносятся коды

101. В ячейку дешиАратора !6 по адресу, совпадающему с адресом последней команды программы обработки прерывания (команды выхода из прерывания), заносится код 0!1. В остальные ячейки дешиАратора 16 заносятся коды 11!.

Рассмотрим вьптолнение j-й команды

20 перехода к тп-му линейному участку программы (Аиг.3). При появлении адреса кода операции перехода (КОПп! ) на шину 25 на первом выходе дениАратора 16 появляется сигнал "0", кото25 рый поступает на инАормационный вход триггера 11 ° Если при считывании

K0I! „ сбой не был зафиксирован,то вырабатывается сигнал записи в регист" ре 5 и регистре 23 с выхода элемента

И-НЕ 14, который поступает одновременно на вход второго Аормирователя

21 импульсов,вырабатывающий по Аронту "0"/"1" входного сигнала импульс

"1". По Аронту "0"/"f" импульса с выхода Аормирователя 21 импульсов в нулевое состояние устанавливается триг» гер 11, соответствующее уровню сигнала на его информационном входе. С прямого выхода триггера 11 на второй

4О вход элемента И!Ш-НЕ 9 поступает сиг. нал "0". После ввода в процессор кон" тролируемой ЭВМ КОПд! в регистре 5 хранится КС!, в регистре 23 — адрес

КОП . После выполнения j-й команды

45 перехода процессора ЭВИ передает по шине 24 адрес начала m-го линейного участка (адрес КОП ) в случае, ес1619? 80 мой 3RN выйдет не ня начало линейно-, го участка, то регистр 5 не обнулится и при вводе в процессор информации из ячейки блока 1 по адресу пе5 редавяемому по нине 24 в этот момент, будет зафиксирован сбой.

При вводе в процессор ЭВМ КОП, в случае, если сбоя при выполнении .3 и комячды перехода не произошло, осуществляется сравнение в схеме 4 сравнения КОЛ „и КС,„ = 0 + K0II с выхода сумматора 3 (Π— с выхода регистра 5) и т.д., как в рассмотренном случае при отсутствии сбоев в ап- 15 паратуре контролируемой ЭВМ. С появлением сигнала начала команды сигнал с выхода элемента ИЛИ-НЕ 7 через элемент KIH--"" 12 в единичное состояние устанавливает триггер 11.

Допустим, что в аппаратуре контролируемой ЭВМ при v"ïîë«å«èè i-й команды произошел сбой, который привел к искажению вычислительного про цесса, в результате чего процессор 25

ЭВМ вместо ячейки блока 1, содержащей КОП <Н, обратился к ячейке, ссдержащей, например, КОП . После по явления на нине ?4 КОЛ (фиг.4) на выходе сумматора 3 появляется КС =

= КС, + КОИ, а из блока ? считывается по выставленному на шине 25 адресу — КСр. На выходе схемы 4 сравнения при несовпадении информации íà ее входах появляется сигнал "1" и по фронту "0"/"1" сиг«ала с выхода эле35 мента ИЛИ-НГ 7 в единичное состояние устанавливается триггер 6, с прямого выхода которого по линии 26 в процессор контролируемой ЭВМ поступа-. ет сигнал прерывания, вызывающий прерывание рабочей программы ЭВМ. Одновременно сигнал "0" с инверсного выхс да триггера 6 поступает. на второй вход элемента И-НЕ 14 и за«реща-. ет прохождение через него сигнала

"1" с выхода эпемента 13 задержки,тем самым препятствуя формированию сигна ла записи регистра 5 и. регистра 23.

Сигнал прерывания уровня "1" также поступает на первый вход элемента

ИЛИ-HE 7, препятствуя прохожденйю через него сигналов RB >g с линии

27 и начала команды с линии 28.

Для оргяниз,".ции прерывания в контролируемой ЭВМ процессор загружает ц стек сначала содержимое счетчика команд процессора, затем слово состо лия процессора ЭВМ. В счетчик комянд после этого загружается адрес начала программы обработки прерывания, которая состоит из команды пересылки КОЛ из регистра 23 в стек на место содержимого счетчика команд и команды выхода из прерывания:

МОЧ R, +2(ЯР)

RTI (RG — адрес регистра 23).

Для того, чтобы извлечь содержимое регистра ?3, процессор ЭВМ по шине 24 программно передает адрес регистра 23, в котором находится КОЛ .

После появления этого адреса на шине 25 (фиг.5) он распознается дешифратором 18, на выходе которого появляется сигнал "0", поступающий на первый вход элемента ИЛИ 22. При появлении сигнала ВВОД на линии 27, который поступает «я второй вход элемента ИЛИ 22, ня. его выходе появляется

"0" — сигнал считывания из регистра 73.

При появлении ня шине 25 адреса команды выхода из прерывания (КОП8„) ня третьем выходе дешифратора 16 йоявляется сигнал "0", который поступает на первый вход элемента ИЛИ-НЕ 19.

Сигнал начала команды линии 28 поступает на второй вход элемента ИЛИ-НГ

19. По фронту "0"/"1" сигнала с выхода элемента ИЛИ-ПГ 19 в единичное состояние устанавливается триггер

15, так как на его информационный вход поступает сигнал прерывания уровня

"1". Ия инверсном выходе триггера 15 в этот момент появляется сигнал "0", который поступает на блокировочный вход сумматора 3. В этом случае блокируется второй информационный вход сумматора Зи ня его информационный выход передается информация с первого информационного входа сумматора 3, т.е. информация из регистра 5.

По фронту "1 "/ "О" сигнала с выхода элемента ИЛИ-HF. 19 первый формирователь ?О импульсов вырабатывает сигнал "1", который через элемент ИЛИ-HF

10 обнуляет триггер 6 (сигнял преры вания снимается). Процессор ЭВМ выходчт из-прерывания и управление происходит по адресу КОЛ<у т.е. Повторно выполняется i-я команда, во время исполнения которой произошел сбой., При появлении ня шине 24 КОП, на выходе сумматора 3 остается КС;, так как сумматор 3 блокирован по втооому

9 16192 информационному входу, из блока 2 считывается по выставленному на шине

25 адресу " КС;. В этом случае на выходе схемы 4 сравнения сигнал "О" и триггер 6 в единичное состояние не

5 устанавливается, затем формируется сигнал записи в регистре 5 (заносится КС, с выхода сумматора 3) и в регистре 23 (заносится адрес КОП,). По фронту "0"/"1" сигнала записи регистров 5 и 23 второй формирователь 21 импульсов вырабатывает импульс уров" ня ".1", который через элемент ИЛИ-HP.

17 обнуляет триггер 15, сигнал блокировки сумматора 3 снимается.

Если в результате сбоя на шине 24 появляется адрес не очередного КОП, а адрес каких-либо данных, то в этом случае из блока 2 будет считан нуле- 20 вой код и при сравнении этого нулевого кода с информацией с выхода сумматора 3 будет также зафиксирован сбой.

Таким образом, предлагаемое уст- 25 ройство позволяет распознать сбой в аппаратуре контролируемой ЭВМ и восстановить вычислительный процесс пу.тем фиксации факта сбоя и повторного выполнения команды, при исполнении которой произошел сбой.

Формула изобретения устройство для контроля управляющей ЭВМ, содержащее два блока по35 стоянйой памяти1 сумматор, схему сравнения, два регистра, три триггера, элемент задержки, дешифратор команд перехода, дешифратор адреса, два формирователя импульсов, элемент

ИЛИ, причем информационные входы дешифратора команд перехода, дешифратора адреса и первого регистра, адресные входы первого и второго блоков 45 постоянной памяти подключены к адресному входу устройства для подключения к шине адреса контролируемой

ЭВМ выходы первого блока постоянной памяти и первого регистра, первый информационный вход сумматора подключены к информационному входувыходу устройства для подклюения к шине данных контролируемой ЭВМ, информационный выход сумматора подключен к информационному входу второго регистра, выход которого соединен с вторым информационным входом сумматора, прямой выход первого триггера является выходом прерывания для подключения к шине управления контролируемой 3RM вход ввода устройства для подключения к шине управления контролируемой ЭВМ соединен с первым входом элеггента ИЛИ, второй вход которого соединен с выходом дешифратора адреса, выход элемента ИЛИ подключен к входу считывания первого регистра,первый выход дешифратора команд перехода соединен с информационным входом второго триггера, выход схемы сравнения соединен с информационным входом первого триггера, о т— л и ч а ю щ е е с я тем, что, с целью уменьшения времени фиксации сбоя, в него дополнительно введены семь элементов ИЛИ-НЕ, элемент И-НЕ, причем первый информационный вход схемы сравнения соединен с выходом второго блока постоянной памяти, а второй информационный вход схемы сравнения — с выходами сумматора, управляющие входы первого и второго блоков постоянной памяти, первый вход первого элемента ИЛИ-НЕ подключен к входу ввода устройства для подключения к шине управления контролируемой

ЭВМ, к входу начальной команды устройства для подключения к шине управления контролируемой ЭВМ подключены второй вход первого элемента ИЛИ-НЕ и первый вход второго элемента ИЛИ-НЕ, выход которого соединен с синхровходом третьего триггера и входом первого формирователя импульсов, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход третьего элемента ИЛИ-HF. и первые входы четвертого, пятого и шестого элементов ИЛИ-НЕ подключены к входу начальной установки устройства, прямой выход первого триггера соединен информационным входом третьего триггера и третьим входом первого элемента ИЛИ-НЕ, инверсный выход первого триггера соединен с первым входом элемента И-НЕ, выход первого элемента ИЛИ-HF. подключен к входу элемента задержки, второму входу пятого эле- . мента ИЛИ-НЕ, к синхровходу первого триггера, нулевой вход которого соединен с выходом третьего элемента

ИЛИ-НЕ, выход пятого элемента ИЛИ-ИЕ соединен с единичным входом второго триггера, прямой выход которого подключен к первому входу седьмого элемента ИЛИ-НЕ, выход которого соеди4 Вс Ф К0П;. ф Adpzg

Р ес if .

Ad гс даниьа

ДИП1 ж. б/И2

С

За Рг7,Рг

Рг7

Pz2

11 161 нен с вторым входом четвертого элемента KIN-HF. выход которого соединен . с входом считывания второго регистра, выход элемента задержки соединен с вторым входом элемента И-НЕ, выход которого подключен к входам записи первого и второго регистров и входу второго формирователя импульсов, выход которого соединен с синхровходом второго триггера и вторым входом meЧ2ЯО

12

I стого элемента KtN-HF. выход которого соединен с нулевым входом третьего триггера, инверсный выход которого подключен к блокировочному входу сумматора, второй и третий выходы де" шифратора команд перехода подключены соответственно квторому входу второ о элемента ИЛИ-НЕ и второму входу седьмого элемента ИЛИ-НЕ, t

1619280

4dpec ff0flnq

Adpec E0l7гю

ДКП7

БЛП2

30 Pel,Pz

Pa l

ПРЕР

ВВИ

ЮП2

Раl

ПРЕР,о 2

Ad ю ffoï,à

Фиг4

ДКП2

НК

Ж Адрес Ж ЮПг Ф Adpec Ж lf00rn Ф.

Фиг.Л

Щ4. Ж Армс Ж КОИМ Ф црд ж М ес ЮЮ

ДХП!

НК

С

Зп 1, Р8- 2

1 б1 92Г>0

1619280

Составитель А.Цыбин

Редактор Н.Тупица Техред Л.Сердюкова Корректор О.Кравцова

Заказ 49 Тираж Ч Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Ф

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101