Устройство для отладки программ

 

Изобретение относится к вычислительной технике и может использоваться для отладки программ и тестирования микропроцессорных систем. Цель изобретения - повышение быстродействия процесса отладки за счет использования синтаксической информации и ускорения исполнения отладочных процедур. Устройство содержит наладочный блок 1 памяти, регистр 2 адреса возврата, блок 3 элементов И, блок вычитания 4, триггеры 6 и 7, три элемента И 8 - 10, элемент НЕ 11 с соответствующими связями, которые обеспечивают подстановку команд отладочной процедуры в заданном месте вычислительного процесса. 2 ил.

(19) (5))5 С 06 F 11/28

ГОСУДА Т8ЕННЫЙ КОМИТЕТ

ПО ИЗСБ ЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГНН СССР

Н АВ OPCHOMY СВИДЕТЕЛЬСТВУ

8636/24-24 .06.88 .11.90. Вюл. № 43 .Огородников и И,П.Галактио1.3(088.8) енко Г.В. и др. Проектироваладка микропроцессорных — М.: Машиностроение, 1982. ское свидетельство СССР

7, кл. С 06 F 11/26, 1982. (54) УС (57) Из тельной

4ЮЮ.

Уорнер„ нвбнй

ИЯ070 (21) 4 3 (22) 0 (46) 2 (72) В.Н нов (53) 68 (56) 3 ние и о систем.

Авто № 11006

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ вЂ” РЕСПУБЛИК

ОИСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ бретение относится к вычислитехнике и может использовать1(РИС

2 ся для отладки программ и тестирования микропроцессорных систем. Цель изобретения — повышение быстродействия процесса отладки за счет использования синтаксической инАормации и ускорения исполнения отладочных процедур.

Устройство содержит наладочный блок

1 памяти, регистр 2 адреса возврата, блок 3 элементов И, блок вычитания 4, триггеры 6 и 7, три элемента И 8-10, элемент HF 11 с соответствующими связями, которые обеспечивают подстановку команд отладочной процедуры в заданном месте вычислительного процесса. 2 ил.

1608673

А =А -А

Ь

Устройство работает в одном из двух режимов: ожидания и отладки.

В режиме ожидания триггеры 6 и 7 обнулены (цепи начальной установки не показаны), первый элемент И 8 заперт нулевым уровнем сигнала на входе 15.

Каждый синхроимпульс на входе 18 адресного цикла МПС, проходя через элемент НЕ 11 и третий элемент И 10, своим передним фронтом фиксирует теИзобретение относится к вычислительной технике и может быть использовано для отладки программ и тестирования микропроцессорных систем (МПС) .

Цель изобретения — повышение быст родействия процесса отладки программ за счет ускорения исполнения отладочных процедур ° 10

На фиг.1 приведена функциональная схема устройства; на фиг. 2 — временные диаграммы.

Устройство содержит наладочный блок 1 памяти, регистр 2 адреса возврата, блок 3 элементов И,блок 4 вычитания, селектор 5 адреса, первый 6 и второй 7 триггеры, первый 8, второй 9 и третий 10 элементы И, элемент HF. 11, входную шину 12 адреса, входную и выходную шины 13 данных, входную шину 14 управления, вход 15 запуска устройства, выход 16 разрешения выборки основной памяти, вход 17 признака команды, вход 18 синхроим- 25 пульса, вход 19 признака чтения, вход

20 разрешения выборки блока 1, вход

21 записи регистра 2.

Через шины 12-14 устройство под,ключается к соответствующим шинам отлаживаемой МПС.

В наладочном блоке 1 памяти хра-! нятся коды команд и данных отладочной процедуры. В канал отлаживаемой, МПС блок 1:памяти подключается толь-: 35 ко на время исполнения отладочной процедуры сигналом на входе 20.

Регистр 2 адреса возврата предна-. значен для запоминания адреса из ка- 40 нала МПС по сигналу на входе 21.

Блок 4 вычитания служит для преобразования текущих адресов А, в канале МПС в адрес А наладочного бло3 ка 1 памяти, вычисленный относительно адреса А> возврата по формуле кущий адрес МПС в регистре 2 адреса возврата. На оба входа блока 4 вычитания при этом поступает один и тот же адресный код, поэтому с его выхода на: адресный вход наладочного блока

1 памяти в каждом машинном цикле поступает код адреса, равный О, однако выборка этого блока в режиме ожидания запрещена нулевым уровнем сигнала на прямом выходе 20 первого триггера 6.

Для перевода в режим отладки на вход 15 запуска устройства подается разрешающий сигнал. Очередным признаком на входе 17 команды, поступающим по первому разряду шины управления из МПС, устанавливается первый триггер 6. Сигнал с прямого выхода 20 этого триггера разрешает выборку наладочного блока 1 памяти, а сигнал с инверсного выхода 16 запрещает выборку основной памяти МПС. Очередной: адрес, сформированный процессором

МПС на шине 12, преобразуется в нулевой физический адрес на адресном входе наладочного блока 1 памяти.

По переднему фронту синхроимпульса на входе 18 адресного цикла (второй разряд шины 14 управления) проис; ходит установка второго триггера 7, сигнал с инверсного выхода которого запирает третий элемент И 10, в результате чего блокируется изменение адреса, принятого в регистр 2. Этот адрес возврата А хранится в регистре 2 все время, пока устройство находится в режиме отладки.

Так как выборка наладочного блока,.

1 памяти .разрешена, содержимое его нулевой ячейки выдается в шину 13 данных МПС и воспринимается процессором как код очередной команды.

С этого момента управление МПС осуществляется программой,.храйящейоя в наладочном блоке памяти, которая и организует исполнение отладочных процедур. При этом в процессоре МПС сохраняется естественный порядок изменения счетчика команд, т.е. адресации, так как преобразование текущих адресов на шине 12 в адреса наладочного блока 1 памяти выполняется автоматически блоком 4 вычитания.

Следовательно, переход на отладочную программу не требует специальной . команды передачи управления. Какихлибо ограничений на команды, используемые для отладки, в том числе и, на на вл ды вр, от то де св ст со се ре ка ши ме ре ст ет вт па во по со ре ме пе вь да л хо не

1608б7

5 тип первой команды, при этом не ладывается.

Выход из режима. отладки осущестется в результате исполнения команпередачи управления по адресу воз5 та, которой должна заканчиваться адочная программа.В качестве исника адреса возврата в этой комануказывается адрес регистра 2, при- 10 енный последнему в адресном проанстве MIIC. При обращении процеса МПС по этому адресу срабатывает ектор 5, его выходной сигнал разает прохождение сигнала — признана входе 19 чтения (3-й разряд

14 управления) через второй элет И 9 на вход блока 3 элементов И, Блок 3 открывается, содержимое истра 2 (код адреса возврата) по- 20 пает на шину 13 данных и считывая процессором MIIC.

Задним фронтом сигнала с выхода рого элемента И 9 сбрасывается вый триггер 6, отключая наладоч" 25 блок 1 памяти и включая основную ять ИПС.

Процессор обращается по адресу врата за командой, продолжая иснение отлаживаемой программы. 30 р м ул а и з о б р е т е н и я

Устройство для отладки программ, ержащее наладочный блок памяти, истр адреса возврата, блок элерон И, первый и второй триггеры, вый и второй элементы И, причем од блока элементов И через шину ных соединен с входом-выходом наочного блока памяти и с входом-вы40 ом устройства, входы запуска ризнака команды устройства соедисоответственно с первым и втовходами первого элемента И, выкоторого соединен с единичным 45 входом первого триггера, информа— циониый ахоп, первого триггера соединен с шиной нулевого потенциала устройства, прямой выход первого триггера соединен с входом разрешения выборки наладочного блока памяти, с первым входом второго элемента И и с информационным входом второго триггера, информационный выход регистра адреса соединен с информационным входом блока элементов И, вход признака чтения устройства соединен с вторым входом второго элемента И, выход которого соединен с управляющим входом блока элементов И и с тактовым входом первого триггера, инверсный выход которого является выходом разрешения выборки основной памяти устройства, отличающееся тем, что, с целью повыпения быстродействия, н устройство введены блок вычитания, третий элемент И, элемент НЕ и селектор адреса, причем вход синхронизации устройства соединен с тактовым входом селектора адреса и через элемент

НŠ— с тактовым входом второго триггера и с первым входом третьего эле-, мента И, выход которого соединен с входом записи регистра адреса возврата, выход которого соединен с входом вычитаемого блока вычитания, адресный вход устройства соединен с входом уменьшаемого блока вычитания, выход которого соединен с адресным входом наладочного блока памяти, вход признака записи устройства соединен с входом записи наладочного блока памяти, адресный вход устройства соединен с информационным входом селектора адреса, выход которого соединен с третьим входом второго элемента И, инверсный выход второго триггера соединен с вторым входоч третьего элемента H.

1608673

72

О

17 га

81

22

Составитель И.Сигалов

Редактор А.Шандор Техред М.Дидык Корректор Т. Колб

Заказ 3618 Тираж 567 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101