Устройство для преобразования двоичного равновесного кода в полный двоичный код

 

Изобретение относится к автоматике и вычислительной технике и может использоваться в системах, где требуется преобразование двоичного кода из одного вида в другой. Целью изобретения является повышение быстродействия устройства. Устройство с помощью блоков 2-18 преобразует входной код, хранящийся в регистре 1, в код адреса для считывания соответствующих кодов из блоков 20 памяти. Коды из блоков 20 суммируются в сумматоре 27 и поступают на выход устройства. Устройство содержит регистр 1, блоки 2 и 18 элементов И 3 и 19, элемент ИЛИ 4, программно-временной блок 5, выпол-- ненный на дешифраторе 6, счетчике 7, триггере 8 и генераторе 9 тактовых импульсов, распределитель 10 импульсов , счетчик 11, дешифратор 12, преобразователь 13 кода, выполненный на формирователе 14 импульсов,регистре 15 сдвига, блоке 16 ключей и счетчике а 17, блоки 20 памяти, каждый из которых® выполнен на преобразователе 21 последовательного кода в параллельный, дешифраторе 22, элементах 23 памяти, содержащих формирователи 24 импульсов и кольцевые регистры 25, и элементе ИЛИ 26, и сумматор 27. 1 ши

СОНИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПЮЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ГРИ ГКНТ СССР

1 (21), 4.029162/24 (22) 25.02. 86 (46) 15.01.91. Бюл. 9 2 (72) В.И.. Долгов, IOðÏä Зубков9

В.М, Кар аштин, В. Ф, Кравченко и А.А. Ларин (53) 621.338(088,8) (56) Авторское свидетельство СССР

В 1317661, кп. Н 03 М 7/02, 1985, Авторское свидетельство СССР

Р 1596463, кл. Н 03 M 7/02, 1985, (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ДВОИЧНОГО РАВНОВЕСНОГО КОДА В ПОЛНЫЙ

ДВОИЧНЫЙ КОД (57) Изобретение относится к автоматике и вычислительной технике и может использоваться в системах, где требуется преобразование двоичного кода из одного вида в другой. Целью, изобретения является повышение быстродействия устройства, Устройство с поÄÄSUÄÄ 1621180 А I (1) Н 03 М 7/02

2 мощью блоков 2-18 преобразует входной код, хранящийся в регистре 1, в код адреса для считывания соответствующих кодов из блоков 20 памяти. Коды из блоков 20 суммируются в сумматоре 27 и поступают на выход устройства. Устройство содержит регистр 1, блоки 2 и

18 элементов И 3 и 19, элемент ИЛИ 4, программно-временной блок 5, выпол-ненный на дешифраторе 6, счетчике 7, триггере 8 и генераторе 9 тактовых импульсов, распределитель 10 импульсов, счетчик 11, дешифратор 12, преобразователь 13 кода, выполненный на формирователе 14 импульсов,регистре

15 сдвига, блоке 16 ключей и счетчике

17, блоки 20 памяти, каждый из которых выполнен на преобразователе 21 последовательного кода в параллельный, дешифраторе 22, элементах 23 памяти, содержащих формирователи 24 импульсов и кольцевые регистры 25, и элементе

ИЛИ 26, и сумматор 27, 1 ил.

3 16211

Изобретение относится к автоматике и вычислительной технике и может быть использоваться в системах, где требуется преобразование двоичного кода, Целью изобретения является повышен«е быстродействия устройства, На чертеже схематично показана предлагаемое устройство.

Устройство содержит регистр 1 сдви 0 га, первь>й блок 2 элементов И, выполненный на элементах И 3, элемент

ИЛИ 4, программно-временной блок 5, выполненный на дешифраторе 6, счетчике

7, триггере 8, и. генераторе 9 тактовых импульеов„ распределитель 10 импульсон, счетчик 11 импульсов, дешифратор 12, преобразователь 13 кода, выполненный на формирователе 14 импульсов, регистре 15 сдвига, блоке 16 ключей и счетчике 17, второ« блок 18 элементов И, выполненный на элементах

И 19, блоки 20 памяти, каждый из которых выполнен на преобразователе 21 последовательного када В параллель ный, дешифраторе 22, элементах 23 па- ° пяти, содержащих формирователи 24 импульсов и кольцевые регистры 25 сдвига, и элементе ИЛИ 26 и сумматор 27.

Программно-временной блок 5 пред30 назначен для генерации пачки импульсов. При заполнении регистра 1 двоичным равновесным кодом на выходе дешифратора появляется сигнал, устанавливаюпди триггер 8 в единичное состояние и запускающий генератор 9, на вы- 35 ходе которого появляются импульсы, Количество импульсов подсчитывается в счетчике 7. При переполнении счетчика 7 на его выходе формируется сиг40 нац, устанавливающий триггер 8 в нулевое состояние и запрещающий работу генератору 9.

Устройство работает следующим образом, 45

Двоичная равновесная кодовая комбинация, записанная в регистре 1, поступает на первые входы элементов И 3. На вторые входы элементов И 3 поочередно поступает разрешающий им50 пульс с выходов распределителя 10, опрашивая содержимое ячеек памяти регистра 1, .Тактовые импульсы с выхода генератора 9 подсчитываются счетчиком 17, состояние которого соответ.ствует номеру опрашиваемай ячейки па55 мяти регистра 1. Единичные импульсы входной кодовой комбинации с выходов элементов И 3 проходят через элемент

ИЛИ 4, подсчитываются счетчикам 11, увеличивая ега содержимое на единицу, поступают на вход формирователя )4 импульсов и открывают ключи блока 16, Содержимое счетчика 17 переписывается через открытые ключи блока 16 в регистр 15. Содержимое счетчика 11 отражает порядковый номер единичного импульса входной кодовой комбинации, Двоичный параллельный кад счетчика

11 преобразуется. дешифратарам 12 B позиционный кад и поступает на первые входы элементов И 19. В это время на выходе формирователя 14 появляются импульсы, осуществляющие последовательное считывание кода регистра 15 на вторые входы элементов И 19.

Последовательные кодовые комбинации с выходов элементов И 19 преобразуются преобразователями 21 в параллельные кодовые комбинации ипоступают иа входы дешифратаров 22. Дешифратор

22 запускает в каждом блоке 20 памяти один из формирователей 24 импульсов, осуществляя считывание кодовых комбинаций, хранящихся в кольцевых регистрах 25 сдвига. Эти кодовые комбинации с различных блоков 20 памяти проходят через элементы ИЛИ 26, суммируются в сумматоре 27 и поступают на выход устройства.

Формула и за бр ет ения

Устройство для преобразования двоичного равновесного кода в полный двоичный код, содержащее регистр, вход которого является входом устройства, выходы регистра соединены с первыми входами соответствующих элементов И первого блока элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, программно-временной блок, выход которого соединен с входом распределителя импульсов, выходы которого соединены с вторыми входами соответствующих элементов И первого блока элементов И. первый блок памяти, выход которого соединен с первым входам сумматора, выход сумматора является выходом устройства, и второй блок элементов И, о т л и ч а ю щ ее с я тем, чта, с целью повышения быстродействия устройства, в него введены счетчик, дешифратор, К-1 блоков памяти, где К вЂ” разрядность кода, и преобразователь кода, выполненный на формирователе импульсов, регистре, 21180

Составитель M. Никуленков

Техред 1 ;.1 ькеш Корректор М Пожо

Редактор A. Лежнина

Подписное

Тираж

Заказ 4255

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент™, r.Óæãîðoä, ул. Гагарина, 101

16 блоке ключей и счетчике, выходы счетчика соединены с соответствующими информационными входами блока ключей, выходы блока ключей и формирователя импульсов соединены соответственно с информационными и управляющими входами регистра, выход элемента ИЛИ соединен с входом фбрмирователя импульсов, управляющим входом блока ключей преобразователя кода и входом счетчика, выходы счетчика соединены через дешифратор с первыми входами соответствующих элементов И второго блока элементов И, выходы которых соединены с входами соответствующих К блоков памяти, выходы К-1 блоков памяти сое— динены с одноименными входами сумматора, вход счетчика и выход регистра преобразователя кода соединены соответственно с выходом программно-временного блока и вторыми входами элементов И второго блока элементов И,