Устройство для декодирования данных

 

Изобретение относится к вычислительной технике, а именно к устройствам управления на магнитных носителях , в которых используется метод записи - фазовое кодирование. Целью изобретения является повышение t помехозащищенности устройства. Устройство для декодирования данных содержит регистр 1 данных, каналы обработки 2 данных, блок 3 управления , контроллер 4 и блок 5 фазовой автоподстройки частоты. 5 ил.

„„Я1)„„1629912 д ) союз сощтсних

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Щ)5 G 06 F 15/00 Н 03 М 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

Гос цАРстбенный Комитет

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4429860/24 (22) 23.05.88 (46) 23.02.91. Бюп. Р 7 (72) А.П.Иванов, А.P.Êàçàêîâ и В.Е.Сапин (53) 681.325(088.8) (56) Патент Великобритании

К- 1498353, кл. С 06 F 1 1/00, 1981.

Устройство управления."Электроника ИС 4704, (Ь)". К0.305.155 ТУ

УРМ3.857.085 ТО. Схема электрическая принципиальная УРИЧ.857.085 ЭЗ.

2 (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

ДАННЫХ (57) Изобретение относится к вычислительной технике, а именно к устройствам управления на магнитных носителях, в которых используется метод записи — Лазовое кодирование. Целью изобретения является повышение помехозащищенности устройства. Устройство для декодирования данных .содержит регистр 1 данных, каналы обработки 2 данных, блок 3 управления, контроллер 4 и блок 5 Аазовой автоподстройки частоты. 5 ил.

Изобретение относится к вычислительной технике, а именно к устройствам управления накопителями на магнитных носителях (накопители на магнитных лентах, накопители на маг5 нитных дисках и т.п.), в которых используется метод записи - фазовое кодирование. . Целью изобретения является повышение помехозащищенности устр ойства.

На фиг,1 изображена блок-схема устройства для декодирования данных; на фиг. 2 - электрическая принципиальная схема канала обработки данных; на фиг.3 — электрическая принципиальная схема блока управления; .на фиг.4— электрическая принципиальная схема блока фазовой автоподстройки частоты; на фиг.5 — временные диаграммы работы устройства.

Устройство для декодирования данных (фиг.1) содержит регистр 1 данных, каналы 2 обработки данных, блок

3 управления, контроллер 4 и блок 5 фазовой автоподстройки частоты (ФАПЧ), Канал обработки данных (фиг. 2) содержит постоянное запоминающее устройство 6 (ПЗУ), запоминающее устройство 7 обратного магазинного. ти.па (ОГБУ), счетчик 8 и шину 9 потен,циала нуля.

Блок управления (фиг. 3). содержит элемент НЕ-ИЛИ 10, мультиплексор 11, элемент НЕ 1 2, счетчик 13, тригг еры 14-16, элементы И-НЕ 17, 18 и ши35 ны 19, 20 потенциалов нуля и логической единицы., Блок ФАПЧ (фиг.4) содержит счетчик

21, триггеры 22-26, элементы И-НЕ 27 — 0

29, генераторы 30, 31, элементы

НЕ-ИЛИ 32, 33, элементы НЕ 34, 35, усилители 36, 37, диоды 38-41, резисторы 42-53, конденсаторы 54-64, шины

65-67 потенциалов нуля и логической единицы +5 В.

162991

Каналы 2 обработки данных предна значены для приема информации из внешнего запоминающего устройства, ее 50 декодирования и формирования сигналов состояния каналов обработки данных.

Блок 3 управления предназначен для

:формирования сигналов, управляющих

I работой каналов 2, формирования импульсов сопровождения данных, считанных устройством, выработки синхроимпульсов и сигнала предустановки для блока 5 ФАПЧ.

2 4

Блок 5 предназначен для формирования синхронизирующих импульсов, которые сопровожцают входные данные каналов 2 (при расхождении фаз синхроимпульса и входных данных вырабатывается сигнал рассогласования, который вызывает изменение частоты синхросиг-. налов в сторону приближения ее к -частоте входных данных).

В состав блока 5 ФАПЧ входят: фазовый дискриминатор на двух D-триггерах 22-23. со схемами управления, два D-триггера 24 и 25, два элемента

И-НЕ 27, 28 с триггерами Нмитта на входе и элементами задержки на резисторах 42, 51, конденсаторах 54, 55, генераторы заряда-разряда — диоды 38—

41, резисторы 52, 53, конденсаторы

56, 58, усилители 36, 37 с цепями коррекции на резисторах 43-47, 49 и конденсаторах 57, 59-61, генераторы

30,31, управляемые напряжением с элементами задания частотного диапазона, резисторами 48, 49 и конденсатором 62, объединенные по выходам элементом HE-ИЛИ 32, делитель частоты, который включает в себя счетчик 21, IK-триггер 26, элементы 29,33-35.

ПЗУ 6 каналов обработки данных является автоматом с внутренними состояниями и имеет выходы:

GO — задержанные на один период синхронизации входные данные (соединен с входом А1), 01 — управление загрузкой счетчика 8, 02 — выделенная из поступающих данных синхронизация, 03 - управление записью данных в ОИЗУ 7, 1

04 - внутреннее состояние (соединен с входом АЗ), 05 — состояние канала (соединен с входом А4), 06 - внутреннее состояние (соединен-с входом А5), 07 — внутреннее состояние (соединен с входом Аб).

Указанные выходы функционируют по следующим формулам.

00 =АО

01 = ((АО ЕХОК 00)+ "05+ 06У

М-07 + ((06. EXOR 07) Ф 05 +

+ "06 + А7 + 05)J %04 % А8, 1629912

+ 05 «(06 «07))J«

М (АО EXDR 00), 5

02 = 05 «. 06 «07 М А7«

% А8 + А8 Ф (04 % (06 EXOR 07)+

03 PA0% 00 % А2«04

Л "06 + 07 +,((A0 + 00) +

+ 04)» (06 RROR 07))»

+ 05 « А8.

04 = A2 « 05 « 06 « 07 «

А!» AS + (((АО + 00)»

А2«04 7(- 05 + 04 «05 +

+ А2 4 04) Х.(06 EXOR 07) +

+ 04 «05 %. 061 А7 «А8, 00 =((АО + ОО)» А2» 04»

М-(06 EXDR 07) + 05«(06 +

+ 07) + (АО+ 00+ А2+

+ 04) » Об » 07 » А7) » А8;

06 = АП «. 00«А2 Ф 041

+ 05 I 06 + (АО+ 00+

+ 04+05) +06)«07«AS, 07 =("АО «. 00 «04 + 05+

+06 % 07 + 06 « 07 « AS где " — инверсия;

% — логическое И;

+ — ИЛИ И3

EXOR — ИСКЛЮЧА1()ЩЕЕ ИЛИ.

Вход 47 и вход очистки ОМЗУ 7 соединены с выходом разрешения выделения (декодирования) данных (второй выход) блока 3 управления; вход AS и вход сброса счетчика 8 — с третьим выходом блока 5 управления; вход

A0 — с выходом информации регистра 1; вход А2 — с выходом переноса счетчика 8.

Счетчик 8 предназначен (как и выход 04 ПЗУ 6) дпя определения временных интервалов при декодировании данных. Блок 2 синхронизируется синхро5 сигналами с блока 5 ФАПЧ: прямым с

ПЗУ 6 и инверсными и»нхросигналами со счетчика 8.

Запоминающее устройство 7 работает по принципу: первый вошел — первый вышел, когда в ОМЗУ 7 всех каналов будет записана информация, установятся все выходы готовности данных, третьи выходы каналов 2, соединенные с входами элемента 17. блока 3 управле15 ния. Вход управления считыванием

ОМЗУ 7 соединен с выходом синхронизации чтения данных контроллера 4 (третий выход) и с входом элемента 17 блока 3 управления.

В режиме ожидания фазокодированных данных контроллер 4 устанавлива(J ет на первом выходе высокий уровень (уровень логической единицы), т. е. разрешает работу триггеров 15, 16 (фиг.3) и счетчика 13. Первоначально на третьем и пятом выходах блока 3 установлены низкие уровни. Селектор синхроимпульсов (мультиплексор) 11 выдает принимаемые из контроллера 4 импульсы опорной частоты, которая равна частоте записи информации. Они поступают на второй вход блока 5, т.е. на вход фазового дискриминатора (фиг,4), на второй вход которого по35 ступают импульсы с делителя частоты (коэффициент деления 24). Если частота импульсов, вырабатываемых блоком

5 ФАПЧ, отличается от опорной частоты, то генератор .заряда †разря изменяет напряжение на инверсном входе операционного усилителя 36 или 37 (выбирается в зависимости от заданной контроллером скорости) так, что последний устанавливает на входе управ45 ления частотой генератора 30 или 31 напряжение, которое задает на первом и втором выходах блока 5 ФАПЧ частоту,которая приближается, а затем и сравнивается с частотой записи информации.

Устройство декодирования данных ожидает появления фазокодированных данных из внешнего запоминающего

55 устройства на первые входы каналов ,2 обработки данных (AHr.2). При поступлении серии начала этих данных (для НМЛ она состоит из 41 байта данных) на выходе ПЗУ 6 каждого ка1629912 нала 2 формируются, импульсы вьделенной синхронизации данных. Эти. HM- t пульсы поступают на входы элемента

10 блока 3 (фиг.3), а через него на счетный вход счетчика 13. Иестнадца5 тый импульс формирует на выходе последнего сигнал, устанавливающий

Ж-триггер 15 (четвертый выход блока 3). При получении следующих восьми импульсов сигнал с другого выхода счетчика 13 устанавливает IK-триггер 16 (третий выход блока 3). Таким образом, после уверенного опознавайия серии начала блок 3 управления формирует на третьем и четвертом выходах сигналы разрешения работы каналов 2 обработки данных. При установке триггера 16 селектор синхроимпульсов начинает передавать на второй вход блока 5 фЛПЧ импульсы выделенной каналами 2 синхронизации, причем источник .импульсов синхронизации выбирается в зависимости от состояния любых двух каналов выделения дан-25 ных, например пятого и восьмого,формирователь на триггере 14 и элементе

18 формирует короткий импульс установки одновременно с импульсом выделенной синхронизации восьмого канала (выход 02 ПЗУ 6, фиг.2).

Этот импульс "обнуляет" начальное рассогласование фаз, генератором блока

5 ФАПЧ (фиг.4) и декодируемых данных и

l1 позволяет осуществить плавное втягивание ФАПЧ в синхронизм, так как деIll

35 литель частоты блока 5,фАПЧ сбрасывается, триггеры 24 и 25 схемы управления фазового дискриминатора устанавливаются,а триггеры 22и 23 фа- 40 зового дискриминатора сбрасываются и выключают генераторы заряда и разряда.

Счетчик 8 блока 2 (фиг.2) считает импульсы 24-кратной частоты, кото- 45 рые поступают с второго выхода блока

5 ФАПЧ. Каждый шестнадцатый импульс формирует на выходе счетчика 8 импульс переноса (это соответствует

2/3 периода декодируемых входных дан50

HbIK). Он поступает на вход А2 ПЗУ 6 и используется для выделения из входной информации синхронизации и данньсс. В ПЗУ 6 запрограммирован алгоритм выделения синхроимпульсов из входных фазокодированных данных. Каж5

1Ф дое изменение входной информации ана-. лизируется" (после выделения синхроимпульса в течение 2/3 периода изменения информации как синхронизирующие не воспринимаются) и, если aíî синхронизирующее, производится обнуление счетчика 8, а на выходе 02 ПЗУ 6 формируется синхроимпульс. Если перенос счетчика 8 поступал дважды,а обнуления не быпо, то на выходе 05 ПЗУ 6 появляется сигнал 11мертвой дорожки"— состояние канала выделения данных, Изменение входной информации и импульсы переноса счетчика используются при выработке на выходе 03 ПЗУ 6 импульсов записи входных данных в

ОМЗУ 7. На выходе последнего появляется сигнал готовности данных (третий выход каналов 2), Как только такие сигналы будут сформированы для всех каналов, они установят на выходе эле мента 17 импульс (фиг. 3), который поступает на третий вход контроллера 4.

Каждому каналу выделения данных соответствует одна из девяти дорожек, расположенных на магнитной ленте, постоянная скорость движения всех доро— жек одинакова, различия в мгновенной скорости дорожек относительно опорной (соответствующей восьмому каналу) устранены благодаря применению интегрирующих цепей в ФЛПЧ, Следовательно, если частота работы блока 5 <ьАПЧ будет привязана к частоте опорной дорожки, то она будет равна частоте, необходимой для выделения данных по всем остальным дорожкам.

Входная информация поступает на регистр 1 (Лиг.1) под управлением син» хросигнала 24-кратной частоты с блока 5 ФАПЧ, в результате все изменения информации на выходе регистра 1 привязаны по фазе к указанному 24кратному синхросигналу.. Дальнейший выбор фазы (1 из 24 синхросигналов) для выделения данных производится раздельно для каждого канала 2 обработки данньпс с помощью. ПЗУ 6 и. счетчика 8 (фиг.2), Сдвиг информационных последовательностей по разным каналам относительно друг друга определяется качеством изготовления НМЛ и может достигать 1,5 периода следования данных.

Влияние сдвига на выделение информации устраняется во время чтения преамбулы длиной 41 период. В течение 1/3 — 2/3 времени чтения преамбулы происходит втягивание в синхронизм блока 5 < .>АПЧ. Выравнивание пе1629912 рекоса в выделяемой каналами 2 ин формации производится ОМЗУ 7 (фиг.2).

Временная диаграмма процесса чтения преамбулы и данных для двух каналов, причем начало .ииформационной последовательности восьмого канала на 1,5 периода позже нулевого канала, приведена на фиг.5.

Сначала ПЗУ 7 (фиг.2) вырабатывает синхроимпульсы на каждый фронт считываемой информации, после установки триггера 15 (фиг.3) сигнал 4 на входе ПЗУ 6 разрешает выдачу синхроимпульсов на каждый передний фронт считываемой информации.

После установки триггера 16 сигнал с выхода блока 3 переключает. селектор синхроимпульсов с выхода опорной частоты (второй выход контроллера 4) на выход 2 ПЗУ 6 для синхронизации ФАПЧ сигналом с четвертого выхода блока 3. Преамбула состоит из 4{) "P" и одной "1 ("1" являтся признаком начала данных,т.е. 25 при получении "1". внутреннее состояние ПЗУ 6 подготавливается к выработке на выходе 03 страбов записи в ОМЗУ 7),При поступлении этих стробов íà RA-выходах ОМЗУ 7 устанавлива- 3р

1 ются флаги-готовности. Когда все ани будут установлены, на выходе элемента 17 появится строб, ответом на который будет сигнал с выхода контроллера 4, который снимет сигнал с выхода элемента 17 и "вытолкнет" данные из ОМЗУ 7.

Формула изобретения

Устройство для декодирования данных, содержащее регистр данных, выходы разрядов которога соединены с первыми входами соответствующих каналов обработки данных, первые и вто- 45 рые выходы которых соединены с одно.— именными входами контроллера, первый, второй и третий выходы которого соединены с одноименными входами блока управления, первый выход которого соединен с первым входом блока фазовой автоподстройки частоты, первый выход которого соединен с вторым входом каналов о бр аботки данных, тр етьи и четвертые выходы которых соединены соответственно с четвертыми и пятыми входами блока управления, второй и третий выходы которого соединены с третьими входами контроллера и каждого из каналов обработки данных соответственно, входы разрядов регистра данных являются информационными входами устройства, а т л и ч а ю— щ е е с я тем, что, с целью павьппения помехозациценности устройства, каждьп{ из каналов обработки данных содержит постоянное запоминающее устройся во, счетчик, запоминаюцее устройства обратного магазинного типа и шину потенциала логического нуля, первьп — четвертый выходы постоянного запоминающего устройства соединены с его одноименными входами, пятый и шестой выходы постоянного запоминаюцего устройства соединены с первыми входами соответственно запоминающего устройства обратного магазинного типа и счетчика, выход которого соединен с пятым входам постоянного запоминающего устройства, шестой вход постоянного запоминающего устройства и второй вход запоминающего устройства обратного магазинного типа объединены и являются первым входом канала обработки данных, седьмой вход постоянного запоминаюцего устройства и второй вход счетчика объединены и являются вторым входом канала обработки данных, восьмой вход постоянного запоминающего устройства объединен с третьим входом запаминаюцего устройства обратного магазинного типа и является третьим входом канала обработки данных, девятый вход постоянного запоминающего устройства соединен с третьим входом счетчика и является четвертым входам канала обработки данных, четвертый вход счетчика соединен с шиной логического нуля, первьпЪ выход запоминающего устройства обратного магазинного типа является первым выходом канала обработки данных, седь мой выход постоянного запоминающего устройства соединен с его десятым входом и является вторым выходам канала обработки данных, второй выход запоминаюцего устройства обратного магазинного типа и девятый выход пастояннага запоминающего устройства являются третьим и четвертым выходами канала обработки данных соответственна, блок управления содержит элемент НЕ-ИЛИ, элементы И-НЕ, мультиплексор, элемент НЕ, шины потенциалов логических нуля и единицы, триггеры и счетчик, выход элемента НЕ-ИЛИ соединен с первым входом счетчика, ll 16299 первый и второй выходы которого соединены с первыми входами первого и второго триггеров, второй вход второго триггера и первый и второй входы третьего. триггера соединены с ши5 най потенциала логической единицы, второй вход первого триггера и третий вход второго триггера соединены с шиной потенциала логического нуля, выход элемента. НЕ соединен с вторым входом счетчика, третий вход первого триггера, четвертый вход второго триггера и вход элемента НЕ объединены и являются первым входом блока управления, первый-nsrewé информационные входы мультиплексора объединены.и являются вторым входом блока управления, Первый и второй входы первого элемента И-OF, являются третьим и четвертым входаыи блока управления, входы элемента.НЕ-ИЛИ являются пятыми входами блока управления, третий вход третьего триггера и шестой и седьмой информационные входы мУльтиплексора 5 подключены к i-му (i = 1,N) входу элемента НЕ-ИЛИ, восьмой информационный вход мультиплексора подключен к 1-му (j = 1, N, j 4 i) входу элемента

НЕ-ИЛИ, выход мультиплексора является первым выкодом блока управления, . выход первого элемента И-НЕ является вторым выходом блока управления, выход первого триггера соединен с первым входом второго элемента И-НЕ,четвертым входом третьего триггера, третьим адресным входом мультиплексо-. ра и является третьим выходом блока

1 управления, выход второго триггера соединен с четвертым входом первого 41) триггера, блок фазовой автоподствойки частоты содержит элементы И-НК,элементы HF.-ИЛИ, элементы НЕ, усилители, генераторы, резисторы, конденса» торы, диоды, триггеры„ счетчик и ши- 45 ны потенциалов +5 В и логического нуля, выход первого элемента И-НЕ соединен с первым входом первого триггера, первый выход которого соединен с первым входом второго триггера и через первый резистор - с первым входом первого элемента И-НК и первым выводом первого конденсатора, второй вывод которого соединен с первыми выводами второго н третьего конденсаторов и шиной потенциала ОВ, второй

55 выход первого триггера соединен с первым входом третьего триггера,перI вый выход которого соединен с вторыt2

l2 ми входами второго и третьего триггеров, первый выход четвертого триггера соединен с третьим входом второго триггера, выход которого соединен с четвертью входом второго триггера, третьим входом третьего триггера и катодами первого и второго диодов, аноды которых соединены с катодами третьего и четвертого диодов и первыми выводами второго и третье.го резисторов соответственно, второй выход четвертого триггера соединен с четвертым входом третьего триггера и через четвертый резистор — с вторым выводом второго конденсатора и с первым входом второго элемента И-НЕ, выход которого соединен с первым входом четвертога триггера, второй выход третьего триггера соединен с анодами третьего и четвертого диодов, вторые входы первого и второго элементов И-HE вторые и третьи входы первого и четвертого триггеров, первые входы пятого триггера и первого элемента НЕ-ИЛИ объединены и являются первым входом блока фазовой автоподстройки частоты, второй вывод второго резистора соединен с вторым выводом третьего конденсатора, первыми выводами четвертого и пятого конденсаторов, первым выводом пятого резистора и первым входом первого усилителя, выход которого соединен с первым .входом первого генератора, с вторым выводом четвертого конденсатора и через шестой резистор - с вторыми выводами пятых конденсатора и резистора, второй вывод .третьего резистора соединен с первыми выводами седьмого резистора, шестого, седьмого и восьмого конденсаторов и с первым входом второго. усилителя, выход которого соединен с первым нходом второго генератора, с вторым выводом седьмого конденсатора и через восьмой резистор - с вторыми выводами седьмого резистора и шестого конденсатора,выходы первого и второго генераторов соединены с одноименными входаин второго элемента

НК-ИЛИ, первый выход счетчика соединен с одноименным входом третьего . элемента И-НЕ, выход которого соединен с вторым входам первого элемента ..—

НЕ-ИЛИ, выход которого соединен с первым входом счетчика, второй выход которого соединен с одноименными входами третьего элемента И,-НЕ и пятого триггера, выход которого соединен

36299 l 2

Фар реС

АЗ муУ лера с четвертым входом четвертого триггера, третий и четвертый входы пятого триггера подключены к нине потенциала логической единицы, первые и вторые выводы девятого и десятого кон5 денсаторов соединены соответственно с BTopblHH и третьими входами первого и второго генераторов соответственно, первые выводы девятого резис- О тора и одиннадцатого конденсатора подключены к нине потенциала О В, второй вывод восьмого конденсатора и первые выводы.десятого и одиннадцатого резисторов соединены с ниной па15 тенциала О В, вторые выводы десятого н одиннадцатого резисторов и первый вывод двенадцатого резистора подключены к инне потенциала +5 В,второй вывод двенадцатого резистора со»

20 едиыен с четвертыми . входами первого и второго генераторов H вторыми входами девятого резистора и одиянадцатого конл,енсатор», третьи выводы деВ сятаго и одиннадцатого рР. è .торов 25 соединены с вторыми входами второго и первого усилителей соответственно, вход первого элемента НЕ соединен с пятым входом первого генератора, выход — с пятыи входом второго генератора, выход второго элемента НЕ-ИЛИ соединен с вторым входом счетчика, входом второго элемента HF и являетс я пер выи выходом бла ка Аа за во и а вт оподстройки частоты, выход второго элемента И-HF. блока управления соединен с четвертым входом первого триггера блока фазовой автоподстройки частоты, выход второго элемента НЕ которого соединен с тактовым входом регистра данных, выход второго триггера блока управления соединен с девятыми входами постоянных запоминающих устройств каналов обработки данных вторые выходы i-ro u j-го (i, j=1,N

Ф j) каналов обработки данных соединены соответственно с первым и .вторым адресными входами мультиплексора блока управления, четвертые входы запоминающих устройств обратного магазинного типа каналов обработки данных подключены к третьему

ai г оду контроллера, четвертый выход которого соединен с пятым входом первого генератора блока ih;i. оной автопоцстройки частоты.

1629932

1629912

6ыход 03 ЯУ6 Манал

Иход 03 П396 Манси

Сснпл гоаюоности

ОМЯУ канала . О

Редактор В.Данко

Заказ 439 тираж 405 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Иарориация канала 0

Инсрориацим канала 8

Выход 2 алака 2 (синхооикаулбсыJ

Первый РыхФ олока 3

Трений Awod

&ага 5

Второй 8Nxod

&ока 5

ЛЯтый 8buod длока 3

Гигнал гаааонослт

ОРАЗУ канала У

Чет5еря и Выход:

driopv 5

8mopau Выхоа юириилера Ф

Составитель С. Берестевич

Техред JI.,îëèéíûê Корректор Н.Ревская