Устройство для вычисления алгебраического выражения

 

Изобретение относится к вычислительной технике и может быть использовано для выполнения множит ел ыш-де лительных операции над сигналами, представленными в цифровой форме. Цель изобретения - расширение функциональных возможностей путем выполнения операции вида А-В/С. Устройство содержит три коммутатора 1,2 и 5, сумматор 3, два вычитателя 4 и 8, два блока 6,7 памяти и блок 9 управления, 4 ил. в с Q в

СОЮЗ СОВЕТСКИХ

СО(.(ИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19> (11) (5l)5 Ь 06 1 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО изОБРетениям и ОтнРытиям

flPH ГКНТ СССР (21) 4675636/24 (22) 11.04 ° 89 (46) 15.03.91. Бюп. Ф 10 (7() Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) Я.М. Наджар, И.Е. Мозговой, А.Г. Накалюжный и В.П. Тарасенко (53) 681.325(088.8) (56) Авторское свидетельство СССР

N 1425656, кл. G 06 F 7/38, 1987.

Авторское свидетельство СССР

У 1104509, кл. С 06 F 7/52, 1983.

2, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ АЛГЕБРАИЧЕСКОГО ВЫРА>(ЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано для выполнения множительно-делительных операций над сигналами, представленными в цифровой форме.

Цель изобретения — расширение функциональных возможностей путем выполнения операции вида ь В/С. Устройство содержит три коммутатора 1,2 и 5, сумматор

3, два вычитателя 4 и 8, два блока

6,7 памяти и блок 9 управления, 4 ил.

1635175

Изобретение относится к вычислительной технике и может быть использовано для выполнения множительно-делительных операций над сигналами, представленными в цифровой форме.

Цель изобретения — расширение функциональных воэможностей за счет выполнения операции вида А.В/C.

На фиг. изображена функциональная схема устройства; на фиг. 2 — пример реализации блока управления; на фиг. 3 — временные диаграммы, поясняющие работу блока управления; на фиг. 4 — пример реализации выходного вычитателя.

Устроиство (фиг. 1) содержит коммутаторы 1 и 2, сумматор 3, вычитатель 4, коммутатор 5, первый 6 и второй 7 блоки памяти, выходной вычита- Zp тель 8, блок 9 управления, выход

10 результата устройства, входы разрешения выдачи результата 11 и записи 12 вычитателя 8, выходы 13 — 15 олока 9 управления, вход 16 блока 9 25 управления. ьлок 9 управления (фиг. 2) содержит триггеры 17-19, элемент И 20 и генератор 21 тактовых импульсов.

Выходной вычитатель 8 (фиг. 4) со- 3р держит буферные регистры 22 и 23, группу элементов НЕ 24, сумматор 25, элемент НЕ 26 и демультиплексор 27.

На фиг. За показан сигнал пуска, поступающий на вход 16 блока управле- 35 ния, на фиг. Зб показана последовательность тактирующих импульсов на выходе генератора тактовых импульсов

22, на фиг. Зс, д, е показаны управляющие импульсы на прямых выходах 40 триггеров 17-19 соответственно.

Устройство работает в двух тактах.

В первом такте при поступлении импульса пуск на вход 16 блока управле- 45 ния на его выходах 13-15 устанавливается состояние лог. "0" (см. фиг.3), По сигналу лог. "0" с выхода 15 блока управления коды операндов А и В через коммутаторы 1 и 2 будут подключены к входам сумматора 3 и вычитателя 4, на выходах которых получатся коды результатов (А+В) и (А-В) соответственно. По сигналу лог. "0" с выхода 13 блока управления, поступающего на управляющий вход коммутатора 5, код величины (А+В) с выхода сумматора 3 поступит на вход блока 6 памяти, и на его выходе при этом появится код величины (А+В) /4! который эапомш>тся в выходном вычитатсле 8 с приходом сигнала лог. "1" на управляющий вход

12 с выхода 13 блока управления. По этому сигналу, поступившему на управляющий вход коммутатора 5, код величины (А-В) с выхода вычитателя 4 поступит на вход блока 6 памяти, при этом на его выходе появится код вели2 чины (А-В) /4, который установится на входе выходного вычитателя 8. Во втором такте с приходом сигнала лог. "1" с выхода 15 блока управления на управляющий вход 11 вычитателя 8 на его втором выходе появится резуль(А+Р>) — (А-В) тат вычитания Х =-- — — — --- — = А В

4 который поступит на второй вход коммутатора 1, при этом на втором входе коммутатора 2 будет установлен код величины Х =1/С с выхода блока 7 памяти, на входе которого установлен код операнда С. IIo сигналу лог, "1" на выходе 15 блока управления коды ве.личин Х и Х через коммутаторы 1 и

2 подключатся к входам сумматора 3 и вычитателя 4. Далее работа устройст>:. повторится. При поступлении сигнала лог, "0" с выхода блока управления на управляющий вход 11 вычитателя 8, на его выходе 10 появится результат

Е = Х,Х!=А В/С, Кроме того, на выходе

14 блока управления появится лог."1", сигнализирующая о готовности результата вычислений. ьлок 9 управления работает следующим образом.

С приходом положительного импульса "Пуск" с входа 16 блока управления

1на входы "Сброс" триггеров 17-19 на их прямых выходах, а следовательно, и на выходах 13-15 блока управления установится состояние лог. 0".

tt >!

Ло г . 1 с инверсного выхода три г г ера 1 9 ра з реши т прохождение тактирующих импульсов с выхода генератора 2 1 ч ер е э элемент И 2 0 н а тактовые входы триггеров 1 7- 1 9, По тактирующим импульсам последовательно изменяется состояние управляющих выходов 1 3- 1 5 блока управления .

Выходной вычитат ель 8 работает следующим о бр а зом .

Каждый такт вычисления делится на дв а под так т а . В первом под та кт е пр ямой код входной величины, поступивший на вход вычитат еля и о положительному

163 фронту импульса с управляющего входа 12, записывается в буферном регистре 22 и устанавливается на первом входе сумматора 25, Во втором подтакте прямой код следующей входной величины, поступившей на вход вычитателя, инвертируется через группу элементов HE 24 и устанавливается на втором входе сумматора 25. По отрицательному шронту импульса с входа 12 результат вычитания двух входных величин запишется в буферном регистре

23. Отличие работы выходного вычитателя 8 в первом и втором тактах заключается в том, что впервом такте по лог. "О" с входа 11 на управляющий вход демультиплексора 27 код результата с выхода буферного регистра 23 поступит на второй выход вычитателя д, а во втором такте вычисления по лог. "1" на управляющем входе демультиплексора 27 код результата поступает на выход устройства в целом, Формула изобретения

Устройство для вычисления алгебраического выражения, содержащее сумматор, вычитатель, первый коммутатор, первый блок памяти и выходной вычитатель, первый выход которого соединен с выходом результата устройства, а информационный вход — с выходом первого блока памяти, вход которого соеди5175

6 нен с выходом первого коммутатора, первый и второи информационные входы которого соединены соответственно с выходами сумматора и вычитателя, о т5 личающеес ятем,что,сцелью расширения функциональных возможностей путем выполнения операции вида

А В/С, в него введены второй блок памяти, второи и третий коммутаторы и блок управления, вход пуска которого соединен с входом пуска устройства, первый и второй информационные входы которого соединены с первыми информационными входами второго и третьего коммутаторов соответственно, управляющие входы которых соединены с входом разрешения выдачи результата выходного вычитателя и пер20 вым выходом блока управления, второй выход которого соединен с управляющим входом первого коммутатора и входом записи выходного вычитателя, второй выход которого соединен с вторым ин25 формационным входом второго коммутатора, выход которого соединен с первыми входами сумматора и вычитателя, вторые входы которых соединены с выходом третьего коммутатора, второй информаЗр ционный вход которого соединен с выходом второго блока памяти, вход которого соединен с третьим информационным входом устройства, выход окончания вычислений которого соединен с третьим выходом блока управления.

1635175

Составитель Е. Мурзина

Техред Л.()лиднык Корректор С. Черни

Редактор А.долгин

Заказ 756 Тираж 396 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауиская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101