Декодирующее устройство кода рида-соломона

 

Изобретение относится к вычис-- лительной технике. Его использование в системах передачи и переработки цифровой информации позволяет повысить достоверность декодирования иГ увеличить информативность устройства , которое содержит блоки 1, 2 оперативной памяти, коммутаторы 4, 5, блоки 7, 8 сумматоров по модулю два, формирователь 9 обратного элемента, буферные регистры 10, 11 и арифметический блок 15. Положительный эффект достигается благодаря введению блока 3 оперативной памяти , коммутатора 6, буферных регистров 12-14, блока 16 синхронизации , блока 17 управления и индикатора 18 ошибки. 2 з.п.ф-лы, 1 табл., 10 ии

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 М 13/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4466736/24 (22) 29.07.88 (46) 07.04.91. Бюл. № 13 (72) В. К. Шабанов (53) 621 . 394 ° 14: 681 . 325 (088. 8) (56) Авторское свидетельство СССР

¹- 809568, кл. Н 03 М 13/00, 1978.

Техника средств связи.. Серия:

Техника проводной связи, 1983, ¹ 7, с.29, рис.1. (54) ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО КОДА

РИДА-СОЛОМОНА (57) Изобретение относится к вычис= лительной технике. Его использование в системах передачи и переработИзобретение относится к вычислительной технике и может быть исполь-зовано в системах передачи и переработки цифровой информации.

Цель изобретения — повышение достоверности декодирования и увеличение информативности устройства.

Блок-схема устройства приведена на фиг.1; на фиг. 2 и 3 представлены блок синхронизации и временные диаграммы сигналов на его выходах на фиг.4-6 показаны соответственно укрупненная и подробные функциональные схемы блока управления, на фиг..7-9 изображены .соответственно арифметический блок, коммутатор и индикатор ошибки, на фиг. 10 дан алгоритм работы устройства,, Декодирующее устройство кода

Рида-Соломона (РС) содержит первыйтретий блоки 1-3 оперативной памя„,SU„„1640830 А 1 ки цифровой информации позволяет повысить достоверность декодирования и увеличить информативность устройства, которое содержит блоки 1, 2 оперативной памяти, коммутаторы

4, 5, блоки 7, 8 сумматоров по модулю два, формирователь 9 обратного элемента, буферные регистры 10, 11 и арифметический блок 15. Положительный эффект достигается благодаря введению блока 3 оперативной памяти, коммутатора 6, буферных регистров 12-14, блока 16 синхронизации, блока 17 управления и индикатора 18 ошибки. 2 з.п.ф-лы, 1 табл., 10 ип. ти, первый-третий коммутаторы 4-6, первый и второй блоки 7 и 8 суммато- ров по модулю два, формирователь 9 обратного элемента, первый-пятый буферные регистры 10-14, арифметический блок 15, блок 16 синхронизации, блок 17 управления и индикатор

18 ошибки. На фиг. 1 показаны информационная шина 19, установочные входы 20, вход 21 запуска и управляющий выход 22. формирователь 9 обратного элемента может быть выполнен на ПЗУ или в виде комбинационной схемы.

Блок 16 синхронизации выполнен (фиг.2) на генераторе 23 импульсов, первом-четвертом триггерах 24, эле менте НЕ 25, первом-четвертом элементах ИЛИ-НЕ 26, первом и втором элементах И-НЕ 27, элементе ИСКЛН)ЧАЮЩЕЕ ИЛИ 28 и элементе 29 задержки.

1640830

На фиг. 2 показаны также выходы 30 блока 16.

На фиг. 3 обозначены следующие сигналы: а — импульсы с выхода генератора 23, б — к — сигналы на выходах

30..1-30.9 блока 16.

Блок 17 управления содержит (фиг.4) первый-третий дешифраторы

31-33, первый и второй преобразователи 34 и 35 кода, буферный регистр

36, первый и второй источники 37 постоянного кода, первы -третий счетчики 38-40 импульсов и первый и второй коммутаторы 41 и 42. На фиг. 4 15 показаны информационные входы 43, контрольный вход 44, вход 45 запуска, управляющие входы 46, выход 47 и первая-четвертая группы 48-51 выходов блока 17. 20

Более подробно выполнение блока

17 управления раскрыто на фиг.5 и 6..

В частности, первый преобразователь

34 кода может быть выполнен на элементах И-ЯЕ 52 и сумматорах 53 по 25 модулю два, второй преобразователь

35 кода реализуется на дешифраторе 54, „ сумматорах 55 по модулю два, элементах ИЛИ-НЕ 56 и элементах НЕ 57. На фиг. 5 не показаны элементы И, слу- 30 жащие для формирования сигналов на третьей и четвертой группах 50 и 51 выходов блока 17 по следующим правилам (в таблице слева указан номер выхода третьей группы 50, а справалогическое выражение, где вместо переменных в круглых скобках стоят номера элементов, сигналы с выходов которых и формируют данное выражение):

50.1 (30.1) И (51.2)

50.2 (30. 4) И (51.2)

50.3 (30.1) И (55.2)

50.4 (30 ° 4) И (55.2)

50.5 (30.1) И (57.3) 45

50.6 (30.4) И (57.3)

5,0,7 (27.1) И (51.4) ИЛИ (27.2) И (51.4)

50.8 (26.2) И (55.3)

50.9 (26.3) И (55.1) 50

50. 10!; (26. 3) И (55. 3) 50. 11 (26.4) И (57.2)

Яа фиг . 6 показано более подробно. соединение источников 37 постоянного кода, счетчиков 38-40 импульсов и коммутаторов 41, 42.

Арифметический блок 15 служит для выполнения вычислений в соответствии с выражением у (x1 x? ) (+) x3/modP. где х1-х3 — элементы поля GF(;

p — модуль образующего полицома для этого поля.

На фиг.7 дан пример для случая

m= З,,р х +х+1.

Арифметический блок может быть выполнен (фиг.7) на элементах И-НЕ

58 и сумматорах 58 по модулю два. На фиг. 7 показаны входы 60 и выходы 61.

Возможное выполнение коммутаторов

4-6 на переключающих элементах 62 показано на фиг.8.

Индикатор 18 ошибки может быть выполнен на элементе ИЛИ 63, дешифраторе 64 и регистре 65 сдвига (фиг.9а) либо.на элементе. ИЛИ 63, дешифраторе

64 и счетчике 66 импульсов (фиг.9б), либо на элементе ИЛИ 63 и IK-триггере 67 (фиг.9в). Во всех трех случаях элемент ИЛИ 63 индицирует наличие хотя бы одного единичного сигнала на входах.

Блоки 1-3 оперативной памяти для элементов над полем GF(2 )имеют разN рядность m, Устройство работает в соответствии с алгоритмом, блок-схема которого приведена на фиг.10. Здесь использованы следующие условие обозначения:

j,j,1 — состояние соответствующих . счетчиков 39-40 блока 17 уп-. равления, адресных для блоков 1-3;

i=1, i=k-1 — установка счетчика 38 в соответствующее состояние, 1 = i — установка счетчика 40 s состояние, аналогичное счетчику 38;

i=i+1, j=j-1 — увеличение или уменьшение состояния соответствующего счетчика 38, 39 на единицу, а;, (а ) - содержимое ячейки блока 1 с адресом, равным состоянию счетчика 38(39), элемент поля, над которым задан код

РС1

Г ( а;, (а.) - содержимое ячейки блока 3 с адресом, равным. состоянию счетчика 38(39) для второго из двух одновременно обрабатываемых слов кода PC, (d<) - содержимое ячейки блока 2 с адресом i(l), элемент поля, содержащий вспомо1640830 на двучлены вида р(х) - х + d<, 3. гательную информацию о принятых элементах кода;

G10-RG12, RG14 — содержимое соответствующего регистра (нумерация согласно фиг.1), запись в регистр 13 адреса обращения к первому блоку 1 условно не показана, 1 происходит постоянно при выполнении всех опера ций алгоритма, КС10а;, 1012=а, КС11=6 - .пересыл- ка информации из ячеек i блоков 1,3 и 2 соответст. ."венно в регистры 10,12 и 11, а . = RG10, а =RG12 - запись в ячей/ ку блоков 1 и 3 с адресом информации из регистров

10 и 12 соответственно, k — число восстанавливаемых в каждом слове кода PC компонентов информации; число анализируемых в каждом слове кода PC дополнительно принимаемых элементов для повышения достоверности.

На фиг. 10 справа сверху каждой операции показан условный двоичный . номер выполняемой в блоке 17 управления операции.. Действия, выполняемые в течение первой и второй половины операции (одного периода тактовых последовательностей, вырабатываемых блоком 16 синхронизации), для удобства разделены горизонтальной чертой.

В исходном состоянии 0000 счетчик 36 в блоке 17 управления установлен в нулевое состояние, ожи,дается появление сигнала на входе

21 закуска устройства, с приходом которого разрешается переключение блока 17 управления в состояние

0001. При этом производится запись входной информации с шины 19 в блоки

1 и 3-и вспомогательной информации с входов 20, соответствующей записываемым элементам кода, в блок 2 со сменой адреса i=i+1 после каждого цикла записи. В первой половине операции в блок 1 записываются элементы кода РС, являющиеся остатками от деления первого полинома переданной информации

А(х) =ах +а,х +

К-1

+ ...+ а (1) l,2,..., где a di -тп-разрядные двоичные коэффициенты, элементы

5 поля над которым задан код РС, Для

Э расширенного кода .РС включается

d; = О.

Одновременно в блок 2 записыва-ются элементы d;,. адрес обращения к блокам 1 и 2 записывается в регистр 13. Во второй половине операции в блок 3 записываются элементы а кода РС, являющиеся остатками

1 от деления второго полинома переданной информации

А (х) = а х + а х +...

1 k-д

+ а (2) на тот же двучлен, и одновременно

20 изменяется адрес обращения к блоку

1. Для укороченных кодов PC часть разрядов элементов d ìîæåò быть выбрана нулевой. При этом разрядность блока 2 и регистра 11 может

25 быть сокращена.

Запись информации продолжается до поступления сигнала конца записи, переводящего блок 17 управления в следующее состояние 0011 с очередным тактом блока 16 синхронизации (формирование данного сигнала не показано, он может, например, формироваться дополнитель ным дешифратором состояния счет35. чика 38 i% k+t или поступать в устройство извне по концу приема кодового слова кода РС).

По данному сигналу начинается процедура декодирования. На первом

40 этапе исправления стираний производится перевод из системы остаточных классов в обобщенную позиционную систему с вычислением k информационных и с проверочных элемен45 тов для каждого из слов г; и (. 1

r 1 принятой информации одноВре 1О > менно. Для первого слова кода РС вычисления производятся по рекуррентной формуле

r; = (г; „,,Э+ r .P/ (3) где 1 i

Коэффициенты b< обобщенной позиционной системы находятся из равенства

Ь = г 1 g для 3. = 0 1 ° k+t-1 °

1640830 -,1-»0+ «» "к при 0

0 при i j+1! (4) Для второго слова кода PC вычис-, ления аналогичны, используется информация .блока 3 и та же информация блока 2.

В состоянии 0011 производится установка счетчика 38 и разрешается дальнейшее переключение в состояние

0111. В данном состоянии (начало вы-, числения очередного коэффициента Ь ) производится чтение из блока 2 в регистр 11, установка счетчиков 39 и

40 в нулевое состояние и разрешается переключение блока 17 управления в состояние 0110. 15

В состоянии 0110 коммутатор 5 от- ключен и на входы 60.2 второго сомножителя блока 15 поступает нулевой элемент. Сначала выбирается кристалл в блоке 1 и элемент первого слова че- 20 рез первые входы коммутатора 6 и вхо- ды 60.3 слагаемого блока 15 записывается s регистр 10, адрес обращения . к блоку 1 записывается в регистр 13.:

Затем выбирается кристалл в блоке 3 и через вторые входы коммутатора 6 и входы 60.3.слагаемого блока 15 элемент второго слова записывается в регистр 12. Одновременно выбирается кристалл в блоке 2, элемент с его вы- 30 хода суммнруется по модулю два с за-. писанным ранее в регистр 11 на блоке

8 сумматоров. Полученная сумма сравнивается с нулем на дешифраторе 31 в блоке 17, причем результат сравнения запоминается для сохранения по окончании выборки кристалла блока 2 (для: этого дешифратор 31 может содержать,: например, элемент ИЛИ, выход которого подключен к 9-входу Э-триггера). На. 40 формирователе 9 вычисляется обратный сумме элемент, который записывается:. в регистр 14.

В следующем состоянии 0100 коммутатор 5 подключает к выходам информацию с вторых входов от регистра .14,, коммутатор 4 подключает выходы блока, 1, затем блока 3 к первым входам первого блока- 7 сумматоров, где она сум» мируется по модулю два с содержимым . регистра 10 или 12 соответственно, результат умножается на содержимое регистра 11 и вновь записывается в регистр 10 или 12. Коммутатор 6 от55 ключен, и на входы 60.3 ° слагаемого блока 15 поступает ноль. В первой

l половине цикла изменяется состояние счетчика 40, подключаются выходы регистра 10 и блока 1 по адре- Ъ

cy j во второй половине цикла изменя ется состояние счетчика 39 и подклю чаются выходы регистра 12 и блока 2

;по адресу 1. Адрес на выходах регистра 13 (входах блока 3) сохраняется, и выбирается кристалл в блоке 3 по старому адресу j. Вычисления продолжаются до срабатывания дешифратора 31 (й; = д ), разрешающего переключение блока 17 в состояние 0101

t в котором сначала подключаются выходы регистра 10, разрешается выборка в блока 1 в режиме записи, и информация из регистра 10 записывается в блок 1, затем аналогично информация в блок 3 записывается из регистра 12 и адрес i блока 3 изменяется на еди ницу. Анализируется состояние счетчика 38. Если i (k+t, происходит sos> врат блока 17 управления в состояние 0111, если i k+t, блок 17 управления переключается в состояние 1101.

В состоянии 1101 аналогично состо-: янию 0110 информация из блоков 1 и 3, записывается в регистры 10 и 12. Вы"ходы регистров 10 и 12 поочередно подключаются, и информация с них вводится в индикатор 18 ошибки, анализирующий равенство ее нулю. Состояние счетчика 38 в конце каждого цикла уменьшается на единицу. Если состояние счетчика 38 i k-1, разрешается дальнейшее переключение блока 17 управления. При наличии хотя бы одного ненулевого проверочного элемента (ошибка) блок 17 управления переключается в исходное состояние

0000. При получении всех нулевых проверочных элементов блок 17 управления переключается в состояние 1100, соответствующее переходу к второму этапу декодирования - переводу информации из обобщенной позиционной системы в исходную Форму (1),(2).При этом, счетчики 38-40 работают в режиме вычи" тания, k младших информационных элемента вычисляются по рекуррентной

Формуле

1640830

В состоянии 1011 производится изменение состояния счетчика 40, комму-45 татор 5 подключает к входам 60.2 второго сомножителя блока 15 выходы регистра 11, коммутатор 4 отключен, и на входы 60.1 первого сомножителя блбка 15 через первый блок 7 сумматоров поступают сначала сигналы с выходов регистра 10, затем с регистра

12. На входы 60.3 слагаемого блока

15 через коммутатор б подключаются соответственно выходЫ блоков 1и 3. При, ,55 этом производятся вычисления для пер вого и второго слов PC по формуле (4) и разрешается переключение блока

17 управления в состояние 1111. где 0 <» j К-1, ао,. = Ь;.

Значения коэффициентов позиционной системы а; находятся из равен" ствая;=а;kz 5

В состояние 1100 устанавливается счетчик 38, и разрешается переключение блока 17 управления в состояние 1110, при котором состояние счетчика 38 уменьшается на единицу,, 10 производится установка счетчиков

38 и 40, анализируется состояние счетчика 38. Если с 0 (единица в старшем разряде счетчика 38), разрешается переключение в состояние. 15

1000, если нет — в состояние 1010.

В состоянии 1000 аналогично состоянию 0110 производится считывание информации из блока 1 в регистр 10, затем из блока 3 в регистр 12 с из- 20 менением адреса обращения к блокам

1, 3 на единицу. Одновременно с управляющего выхода 47 блока 17 управления формируется сигнал разрешения чтения информации с шины 19 декодирующего устройства (поочередно подключаемых выходов регистров

10 и 12). По окончании вывода декодированной информации (младшие коэффициенты из нулевого адреса блоков 1 30 и 3) по сигналу j 0 разрешается переключение блока 17 управления в исходное нулевое состояние.

В состоянии 1010 производится

35 чтение информации из блока 1 в регистр 10, затем из блока 3 в регистр

f2 аналогично состоянию 0110. Состояние счетчика 39 изменяется, производится запись в регистр 11 из блока 2 40 аналогично состоянию 0111, разрешает- ся переключение в состояние 1011.

В состоянии 1111 аналогично состо-, янию 0101 производится запись информации из регистра 10 в блок 1, затем, из регистра 12 в блок 3, чзменяется адрес обращения к блокам 1,3. Дополнительно производится чтение из блока 2 в регистр 11 аналогично состоянию 0111, анализируется состояние счетчика 40. Если 1 О, разрешается .. переключение блока 17 управления в состояние 1110, если нет — в состояние 1011 °

Индикатор 18 ошибки анализирует равенство нулю t старших элементов в обобщенной позиционной системе (Ь „. < Ь a bk). При правильном без ошибок декодировании данное . условие всегда выполняется, поскольку полиномы (1), (2) исходной информации могут содержать ненулевые коэффициенты только в k младших членах, Поскольку такой код PC имеет кодовое расстояние t+f при t проверочных элементах, такой подход гарантирует обнаружение трансЬормации при наличии ошибок не более чем в t элементах каждого из параллельных слов кода PC. При большем числе ошибочных элементов вероятность необнаруженного искажения (случайного одновременного равенства нулю t проверочных элементов по ш разрядов в двух словах кода PC) снижается примерно в

2 раз. Например, для кода PC над йт полем 2 t = 2 проверочных элемента снижают вероятность необнаруженной ошибки более чем в 10 раз, что обеспечивает высокую достоверность декодируемого сообщения.

Временная привязка работы всех блоков устройства обеспечивается блоком 16 синхронизации.

Временная диал рамма на фиг.3 показана в предположении, что запись в регистры и триггеры происходит по фронту переключения тактового сигнала в единичный уровень, подключение выходов регистров 10 и

12 происходит высоким уровнем сигнала управления, выбор кристалла блоков 1-3 происходит при низком уровне сигнала управления. В течение периода Т в первой его половине формируется такт на регистр 36 блока

17 управления и разрешается подключение первых входов коммутаторов

4 и 6 и выходов регистра 10. Затем формируются такт на регистр 13. за1640830

12 поминающнй адрес обращений к блоку

1, и такт на счетчик 40 блока 17 управления для изменения адреса обра. щения блоков 1-2, выборка которого произвоДится во второй половине пе .рибда Т. Через время, достаточное для срабатывания блоков 1-3 и.комбинационных элементов, формирует- . ,ся такт записи в регистр 10. Одно-, временно начинается выборка из бло- . ка 3.. Выборка блока 2 производится одновременно с блоком 1 при записи или с блоком 3 при чтении. С задержкой, Формируемой элементом 29,. Фор- 15 мируется такт записи иэ регистра

10 в индикатор 18 ошибки. Во второй половине периода Т отключаются; первые входы коммутаторов 4 и 6, выходы регистра 10 и выборка блока 2р

1, подключаются вторые входы комму-, таторов 4 и 6, выходы регистра 12.

Через время, обеспечивающее сраба. тывание комбинационных элементов, Фоф". ! мируются такты записи в регистры

11, 12, 14 и запоминающий элемент дешифратора 31. С задержкой элемента 29 формируется второй такт senucu в индикатор 18 ошибки as регистра 12. Затем заканчивается вы- 30 борка блока 3, формируется такт изменения состояния счетчиков 38,.39 блока 17 управления и строб установки счетчиков 38-40 °

Перевод в обобщенную позиционную систему дополнительных принятых элементов кода PC c,eíàëasîì их равенства нулю на индикаторе 18 ошибки, . управляющем через блок 17 управления процессбм продолжения или отка- 40 за от декодирования, позволяет, таким образом, снижать вероятность необнаруженных искажений на несколько порядков, повышая достоверность декодируемой.информации. : 45

Поочередная обработка в едином арифметическом блоке двух кодовых / . слов кода PC с Фазовым сдвигом во времени процессов выбора кристалла и смены адреса блоков 1, 3 оперативной 50

1 памяти обеспечивает повышение информативности устройства. .i формула изобретениЫ

1. декодирующее устройство кода

Рида-Соломона, содержащее буферные регистры, блоки оперативной памяти, блоки сумматоров по модулю два, ком" мутаторы, формирователь обратного элемента и арифметический блок, asIходы которого соединены с информационными входами первого буферного регистра, выходы которого подключены к первым входам первого блока сумматоров по модулю два и информационным входам первого блока оперативной памяти и являются информативной шиной устройства, выходы первого блока оперативной памяти соединены с первыми информационными входами первого коммутатора, выходы которого подключены к вторым входам первого блока сумматоров по модулю два, выходы которого и выходы второго ком-:, мутатора соединены соответственно с первыми и вторыми входами арифметического блока, информационные входы второго блока оперативной памяти .являются установочными входами устройства, выходы второго блока оператив-: ной памяти подключены к первым входам второго блока сумматоров по моду-.. лю два и информационным входам второго буферного регистра, выходы которого соединены с вторыми входами второго блока сумматоров по модулю два, выходы которого подключены к входам формирователя обратного элемента, о т л н ч а ю щ е е с я тем, что, с целью повышения достоверности декодирования и увеличения информативности, в него введены третийпятый буферные регистры, третий блок оперативной памяти, третий коммутатор, индикатор ошибки, блок синхронизации и блок управления, вход запуска и выход которого являются соответственно входом запуска и управляющим выходом устройства, первая группа выходов блока управления соединена с адресными входами первого блока оперативной памяти и информационными входами четвертого буферного регистра, выходы которого подключены к адресным входам третьего блока оперативной памяти, информационные входы которого объединены с выходами третьего буферного регистра и информационными входами первОго блока оперативной памяти и индикатора ошибки, выход которого подключен к контрольному входу блока уйравления, вторая группа выходов которого соеди-. иена с адресными входами второго бло- ка оперативной памяти, первые инфор- мационные входы второго коммутатора

14

13 подключены к выходам второго буферного регистра, информационные входы блока управления подключены к выходам второго блока сумматоров по модулю два, выходы формирователя обратного элемента соединены с информациониыми входами пятого буферного регистра, выходы которого подключены к вторым информационным входам второго 10 коммутатора, первые информационные входы третьего коммутатора подключены к выходам первого блока оперативной памяти, выходы третьего блока оперативной памяти соединены с вто- 15 рыми информационными входами первого и третьего коммутаторов, выходы третьего. коммутатора соединены с третьими входами арифметического блока, информационные входы, третьего буфер- 20 ного регистра подключены к выходам арифметического блока, выходы блока синхронизации соединены с одноименными управляющими входами блока управления, тактовыми входами индикатора ошибки и четвертого и пятого буферных регистров и входами выбора кристалла первого и третьего блоков оперативной памяти, третья группа выходов блока управления подключена к входам выбора кристалла второго блока оперативной памяти, такторвым входам первого-третьего буферных регистров, входу обнуления индикатора ошибки,.управляющим вхо- 35 дам первого и третьего коммутаторов и входам разрешения считывания первого и третьего буферных регистров, четвертая группа выходов блока управления соединена с входами выбора 40 режима первого-третьего блоков оперативной памяти и управляющими входами второго коммутатора.

21 Устройство по H i 1 у о т л и 45 ч а ю щ е е с я тем, что блок синхронизации содержит триггеры, элемент НЕ, элементы И-НЕ, элементы, ИЛИ-НЕ, последовательно соединенные элемент ИСКЛЮЧЖОЩЕЕ .ИЛИ и элемент50 задержки, генератор импульсов, выход которого непосредственно и через элемент НЕ соединен с тактовы-ми входами соответственно первого, второго, третьего и.четвертого триггеров, прямой выход первого триггера

55 подключен к информационным входам второго и третьего триггеров, первому входу первого элемента И-НЕ и является первым выходом блока, инверсный выход третьего триггера соединен с первым входом первого эле мента ИЛИ-НЕ, выход которого является вторым выходом блока, выход первого элемента И-НЕ является третьим выходом блока, инверсный выход первого триггера подключен к первому входу второго элемента

ИЛИ-НЕ и является четвертым выходом блока, прямой выход третьего триггера соединен с вторым входом первого элемента И-НЕ, первым входом третьего элемента ИЛИ-НЕ и информационным входом четвертого триггера, инверсный выход которого подключен к первому входу четвертого элемента

ИЛИ-HE и второму входу второго элемента ИЛИ-НЕ, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и является пятым выходом блока, прямой выход второго триггера подключен к вторым входам первого и четвертого элементов ИЛИ-НЕ и первому входу второго элемента И-НЕ, выход,-которого является шестым выходом блока, инверсный выход второго триггера соединен с информационным входом первого триггера и вторым входом третьего элемента ИЛИ-НЕ, выход которого подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и является седьмым выходом блока, прямой выход четвертого триггера соединен с вторым входом второго элемента И-НЕ, выходы четвертого элемента ИЛИ-НЕ и элемента зедержки яв- . ляются соответственно восьмым и девятым выходами блока.

I

3. Устройство по п. 1, о т л и -. ч а ю щ е е с я тем, что блок управления содержит преобразователи кода, буферный регистр, счетчики импульсов, пешифраторы, коммутаторы и источники постоянного кода, информационные входы первого дешифратора являются информационными входами блока, выход первого дешифратора соединен с первым входом первого преобразователя кода, выходы которого подключены к информационным входам буферного регистра, выходы которого подключены к вторым входам первого и первым входам второго преобразователей кода, выходы первого и втарого источников постоянного кода соединены с соответст15!

6.вующими установочными входами одно- „ именных счетчиков импульсов, тактовый вход буферного регистра обьединен с вторым входом второго преобразователя кода и является первым управляющим входом блока, счетный вход третьего счетчика импульсов является вторым управляющим входом блока, третий-шестой входы

:второго преобразователя -Кода являют- ...:. 1 ся одноименными управляющими входами блока, тактовый вход первого дешифратора объединен с седьмым входом второго преобразователя кода и является седьмым управляющим входом блока, счетные входы первого и второго счетчиков импульсов объединены с восьмым входом второго преобразователя кода и входом обнуления буферного регистра и являются восьмым управ.ляющим входом блока, выход второго преобразователя кода является выходом блока, первая группа выходов вто" рого преобразователя кода соединена . с соответствующими установочными входами первого и управляющими вхоцами первого-третьего счетчиков им40&30 . 16 п льсов у сов, выходы .первого счетчика . импульсов подключены к входам второго и третьего дешифраторов, установочным входам третьего счетчика импульсов и первым информационным вхо» дам первого и второго коммутатороЬ выходы которых являются соответственно первой и второй группами выходов блока, выходы второго и треть=

его счетчиков импульсов соединены с вторыми информационными входами соответственно первого и второго коммутаторов, выходы второго и третьего дешифраторов и старшие разряды выходов первого-третьего счетчиков импульсов подключены к третьим входам первого преобразователя кода, четвертый и пятый входы которого яв2п ляются соответственно контрольным входом и входом запуска блока, вторая группа выходов второго преобразователя кода подключена к соответствующим управляющим входам комму25,таторов, третья и четвертая группЫ ,выходов второго преобразователя ко, да являются одноименными группами j выходов блока.

80.3

1 640830

1640830

1640830

1 640830.

icg

ЙИ (=М

/сд

gag

l 640830

s1 ai

gg) 0g

Ир

9uz.7

Та

1 640830

Составитель О.Ревинский

Редактор. Т.10рчикова, Техред Л,Олийнык Корректор И.Муска.

Заказ 1266

Тираж 463

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101