Устройство для контроля хода программ

 

СОЮЗ COKTCHHX

РЕСПУБЛИК

9 А1

ИЕ (И) (51)S 4 06 Р 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ н *elQPCHOMV СВИДВТВЪИ ВУ

ГОСУАМРСТВЕННЫЙ КОМИТЕТ

Ю»»

ГИ И ГННТ СОСР (21.) 4636749/24 (22) !2 0!а89 (46) 30 04 ° 91 ° Бщп, Ф 16 (71) Иосковский энергетический институт (72):0В Исаев,:Е,АТкачева, В Ф Власов и А,В Гаскель (53) 681 326.7(088 8) (56) Авторское свидетельство СССР

В 1427367, кл 0 06 F 11/00, 1987 °

Автоматизация проектирования микропроцессорных устройств, - !инск, 1986 eà 6873» (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ХОДА

ПРО ГРАМИ (57) Изобретение относится к вычис° лительной технике и моает быть использовано для контроля выполнения программ в вычислительных системах

Целью изобретения является повышение достоверности контроля и расширение области приводнения устройства за счет использования его в существун . щих вычислительных системах Устройство содержит первый регистр I адреса, блок памяти 2, второй регистр 3. сигнатур, счетчик 4 команд, сигнатурный анализатор 5, блок сравнения

6, первый 7 и второй 8 триггеры, первьй 9 и второй 10 формирователи импульсов, первый !!, второй 12, тре тий 13 н четвертый 19 элементы И, Устройство позволяет обнаруживать сбои, приводящие к зацикливанию или останову процессора, эа счет указа пия количества адресов во фрагменте программы и осуществления контроля по истечении требуемого количества адресных переходов, 1 an

1645959

45

Изобретение относится к вычислительной технике и может быть исполь( эовано для контроля выполнения программ в вычислительных системах, Цель изобретения повьппение достоверности контроля, На чертеже изображена схеиа устройства для контроля хода программ.

Устройство содержит первый ре- 1 1 гистр 1 адреса, блок 2 памяти, второи регистр 3 сигнатур, счетчик 4 команд, сигнатурный анализатор 5, блок Ь сравнения, первый 7 и второй

8 триггеры, пернай 9 и второй 10 фор- l5 мирователи импульсов, первый 11, вто рой 12 н третий 13 элементы И, адресные входы 14 (шина адреса), тактовый . вход 15 (строб адреса), вход 16 сброса, выход 17 признака ошибки, группу информационных выходов 18 ад реса начала фрагмента контролируемой программа и четвертый элемент И 19, а также выход 20 признака записи, выход ? 1 признака эталонных сигнатур 25 и ж1ход 22 признака количества команд во фрагменте блока 2 памяти

Устройство основано на ассоциатию ном принципе определения адреса на чала фрагмента и его длины» Вся об 30 ласть памяти, занииаеиая програимой, разделяется на фрагменты, соответст" вующие подпрограммам и отдельным частям подпрограмма без разветвлений, Начальные адреса этих фрагментов фиксируются в блоке 2, который.мо» жет представлять собой программируемую логическую матрицу (ПЛИ) типа

556 PTI (при нескольких десятках на чальных адресов) либо может быть собран на адреснах БИС (сотни-тысячи адресов).

Устройство работает следукппим об разом„При включении питания сигнал

"Сброс" на входе 16, устанавливает уровень "0" на выходах триггера 8 и сигнатурного анализатора 5, а на вы ходе триггера 7 - уровень "1" ° По и-реннему фронту тактового сигнала на входе 15, поступающего на вход элемента И 11, на выходе последнего появляется "1", что ведет к переклпг чению элемента И 19 в состояние "1", вследствие чего адрес качала. фрагмен 55 та, выставляеиый микропроцессором (не показан) на шине 14 адреса фик сируется в регистре 1 и затем посту пает на входы блока 2, На выходах блока 2 формируют ся следующие приз на« ки фрагмента программы: признак за пи си нач ально ro адреса фр агмент а (выход 20); эталонная сигнатура по» следовательности адресов фрагмента (выход 21) и количество адресов во фрагменте (выход 22).

При появлении признака записи на жходе 20 на выходе элемента И 12 формируется единичный сигнал записи сигнатуры (21) в регистр 3 сигнатур и количества команд (22) в счетчик 4 °

Одновременно по переднему фронту строба адреса (15) текущий адрес при нимается на сигнатурный анализатор

5. Также по данному фронту строба адреса (15) на выходе фориирователя

9 импульсов появляется "1", устанав ливающая триггер 7 в состояние "0", осуществляя блокировку элемента И 12 °

1Io каждому следующему стробу адреса (15) происходит вычитание содержимого счетчика 4 и формирование сигнатуры в анализаторе 5 до появле ния сигнала отрицательного переполне ния счетчика 4. По заднему фронту этого сигнала в триггере 8 фиксируется результат сравнения сигнатур, поступающий с выхода блока 6 сравне ния, сфоржрованный в результате сравнения эталонной сигнатура из регистра 3 и текущей сигнатуры иэ ана лиэатора 5 ° С задержкой, достаточной для установки триггера 9, формирова тель 10 иипульсов выдает нулевой сиг» нал сброса сигиатурного анализатора

5 и установки в состояние ")" тригге» ра 7, подготавливая устройство к обработке следуищего фрагмента про» грамьпа» В случае несравнения сигна тур инверсный выход триггера 8 устанавливается в "0", блокируя через элеиент И 1 работу устройства, при чеи на выходе 17 присутствует единич лай признак ошибки, а на выходах 18 адрес начала фрагмента, в котором произошла ошибка, Из описания работы устройства следует, что при ааходе на начальный адрес фрагмента, зафиксированньй в блоке 2, необходимо указать точное количество адресов во фрагменте Сле» довательно, контролируемая программа должна удовлетворять следующим ус» ловиям; отсутствие косвенной адресации (т е, адрес следующего обращения за» висит только от иаполнения условий и

35

45

Составитель-М Иванов

Техред H,дндык

Редактор.Л Пчолинская

Корректор Н.Король

Заказ !350 Тираж 4!8 Подпи сное

В!!ИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент". r.Óæãîðîä, ул. Гагарина,101

5 !6459 не зависит от формируемого содержи» мого регистра или памяти); отсутствие циклов с неопределен ным заранее количеством повторений

5 в цикле

Таким образом, использование предлагаемого устройства для контроля хода программ в вычислительных сисс» темах позволяет обнаруживать сбои, приводящие к зацикливанию или останову процессора, эа счет указания количества адресов но фрагменте и осуществления контроля по истечении требуемого количества адресных переходов, Устройство может быть исполь зовано в эксплуатирующихся нычислительных системах за счет простого подключения к адресной шине Использование устроиства позволяет увели- щ чить достоверность контроля, так как обнаруживает сбои, приводящие к зацикливанию или останову

Формула из обретения 25

Устройство для контроля хода программ, содержащее блок памяти, два регистра, сигнатурный анализ атор и блок сравнения, причем группа ин4ормационных входов первого регистра является группой информационных входов устройства,цля подключения к шине адреса контролируемой ны числительной системы, группа выходов сигнатурного анализатора соединена с первой группой входов блока сравнения, о т л и ч а ю щ е е с я тем, что, с целью понышения достонернос» ти контроля, оно дополнительно содержит счетчик, два триггера, два формирователя импульсов и четыре элемента И, причем выход первого триггера соединен с перными входами первого и второго элементов И, первый вход третьего элемента И является тактовым входом устройства, второй вход третьего элемента И подключен к инверсному высоду второго триггера, 59 6 прямой выход которого является ныходом признака ошибки устройства, выход третьего элемента И соединен с вторым входом второго элемента И, входом первого формирователя импульсов, тактовым входом сигнатурного анализ атора, устано вочный вход ко торого объединен с установочным входом первого триггера и подключен к выходу четвертого элемента И, первый вход которого объединен с входом сброс а вто ро го т ри гг ер а и я в ля ет ся входом сброса устройства, второй вход четвертого элемента И подключен к ныходу второго формирователя импульсов, вход которого объединен с тактоным входом второго триггера и подключен к выходу переполнения счетчика, установочный вход которого объединен с тактовым входом второго регистра и соединен с выходом первого элемента И, второй вход которого соединен с выходом признака записи блока памяти, группа адре сных входов которого подключена к группе раэ рядных выходов первого регистра, которые являются группой информационных выходов устройства для считывания адреса начала фрагмента контролируемои программы, выход второго элемента И соединен с тактовым входом первого регистра, выход первого формирователя имг.чльса соединен с тактовыьы входами первого триггера и счетчика, группа входов параллельной загрузки которого соединена с группой выходов признака количества команд но фрагменте программы блока памяти, группа нмодов признака сигнатуры фрагмента которого соединена с группой информационных входов второго регистра, груп» па разрядных выходов которого соеди иена с второй группой входов блока сравнения, выход которого соединен с информационным входом второго триггера, информационный вход первого триггера подключен к шине нулевого потенциала