Автоматизированная система контроля радиоэлектронных устройств

 

Изобретение относится к системам контроля радиоэлектронной аппаратуры и может быть использовано для контроля настройки и приемосдаточных испытаний цифровых, цифро-аналоговых и аналоговых узлов РЭА. Цель изобретения - расширение функциональных возможностей системы контроля за счет обеспечения зацикливания заданных участков текста нормированное число раз и многократного вложения циклов в циклы, что позволяет формировать сложные временные диаграммы и сверхдлинные нормированные последовательности сигналов, необходимые при проверке и контроле радиоэлектронных устройств повышенной сложности. Реализована также возможность обращения к подпрограмме в процессе тестового контроля. Автоматизированная система контроля содержит управляющий вычислительный комплекс, блок сопряжения , дешифратор адреса, первый блок памяти , синхронизатор, блок прерываний, коммутатор, блок стандартных приборов, контроллер, блок обмена информацией, три элемента ИЛИ-НЕ, два буферных регистра, два D-триггера, два мультиплексора, четыре элемента ИЛИ-И-ИЛИ, счетчик адреса, селектор , три элемента И, шесть IK-триггеров, счетчик циклов, два формирователя импульса , элемент ИЛИ, блок сравнения, два RS- триггера, элемент задержки, три элемента ИЛИ-И-ИЛИ-НЕ, два счетчика. Введение в устройство второго блока памяти, второго мультиплексора, второго буферного регистра , блока сравнения, двух счетчиков, ряда RS- и IK-триггеров и вспомогательных логических элементов, а также соответствующим образом организованных связей позволяет осуществить двусторонний обмен информацией между вторым блоком памяти и счетчиком циклов и реализовать за счет этого режим вложения циклов в циклы, а также обращаться в процессе контроля к подпрограммам. 3 з.п.ф-лы, 7 ил. (Л с СЬ 00 ы о со 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 Е 15/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4708309/24 (22) 04.04.89 (46) 07,10.91, Бюл, hh 37 (72) А.П.Ларичев, О.В.Рогожин, А.А.Кочнев и

С.В.Гришин (53) 621.396(088.8) (56) Авторское свидетельство СССР

ЬЬ 1010602, кл. G 05 В 23/02, 1981.

Авторское свидетельство СССР

hL 1196875, кл. G 06 F 11/16, 1984.

Авторское свидетельство СССР

М 1278857, кл. G 06 F 11/26; 1985. (54) АВТОМАТИЗИРОВАННАЯ СИСТЕМА

КОНТРОЛЯ РАДИОЭЛЕКТРОННЫХ УСТРОЙСТВ (57) Изобретение относится к системам контроля радиоэлектронной аппаратуры и может быть использовано для контроля настройки и приемосдаточных испытаний цифровых, цифро-аналоговых и аналоговых узлов Р3А, Цель изобретения — расширение функциональных возможностей системы контроля за счет обеспечения зацикливания заданных участков текста нормированное число раз и многократного вложения циклов в циклы, что позволяет формировать сложные временные диаграммы и сверхдлинные нормированные последовательности сигналов, необходимые при проверке и контроле раИзобретение относится к системам контроля цифровых, цифроаналоговых и аналоговых устройств и может быть использовано для контроля, настройки и приемоздаточных испытаний цифровых, цифроаналоговых и аналоговых ячеек и блоков сложных Ц. 1б83038 А1 диоэлектронных устройств повышенной сложности. Реализована также возможность обращения к подпрограмме в процессе тестового контроля, Автоматизированная система контроля содержит управляющий вычислительный комплекс, блок сопряжения, дешифратор адреса, первый блок памяти, синхронизатор, блок прерываний, коммутатор, блок стандартных приборов, контроллер, блок обмена информацией. три элемента ИЛИ вЂ” НЕ, два буферных регистра, .. два D-триггера, два мультиплексора, четыре элемента ИЛИ-И вЂ” ИЛИ, счетчик адреса, селектор, три элемента И, шесть IK-триггеров, счетчик циклов, два формирователя импульса, элемент ИЛИ, блок сравнения, два RS- триггера, элемент задержки, три элемента

ИЛИ-И-ИЛИ-НЕ, два счетчика. Введение в устройство второго блока памяти, второго мультиплексора, второго буферного регистра, блока сравнения, двух счетчиков, ряда

RS- и 1К-триггеров и вспомогательных логических элементов, а также соответствующим образом организованных связей позволяет осуществить двусторонний обмен информацией между вторым блоком памяти и счетчиком циклов и реализовать за счет этого режим вложения циклов в циклы, а также обращаться в процессе контроля к подпрограммам. 3 з.п,ф-лы, 7 ил. радиоэлектронных устройств: логических

ЦАП, АЦП, усилителей и т.п.

Целью изобретения является расширение функциональных возможностей автоматизированной системы контроля за счет введения воэможности обращения к программам без нарушения временной диаграммы обмена с объектом контроля и возможности вложения циклов в циклы для увеличения общего количества циклов при зацикливании участка теста.

На фиг.1 представлена функциональная схема автоматизированной системы контроля радиоэлектронных устройств; на фиг.2— функциональная схема блока обмена информацией; на фиг.3 — функциональная схема синхронизатора; на фиг.4 — функциональная схема блока прерываний; на фиг.5 — функциональная схема коммутатора и блока приборов; на фиг,6 — функциональная схема контроллера; на фиг.7 — временная диаграмма работы рспределителя импульсов, Автоматизированная система контроля радиоэлектронных устройств содержит управляющий вычислительный комплекс 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 памяти команд, синхронизатор 5, блок 6 прерываний, шину 7 синхроимпульса, шину 8 входов-выходов для подключения объекта контроля, коммутатор 9, блок 10 стандартных приборов, контроллер 11, блок

12 обмена информацией, первый элемент

ИЛИ вЂ” НЕ 13, первый буферный регистр 14, первый D-.òðèããåð 15, второй D-триггер 16, первый мультиплексор 17, первый элемент

ИЛИ вЂ” И вЂ” ИЛИ 18, счетчик 19 адреса, селектор 20, первый элемент И 21, второй элемент ИЛИ-НЕ 22, первый IK-триггер 23, счетчик 24 циклов, второй мультиплексор

25, второй элемент ИЛИ вЂ” И-ИЛИ 26, блок 27 памяти циклов, второй элемент И 28, первый формирователь 29 импульсов, элемент

ИЛИ 30, второй буферный регистр 31, первый блок 32 сравнения, второй формирователь 33.импульса; третий элемент ИЛИ-НЕ

34, первый RS-триггер 35, второй ЯЯ-триггер 36, второй IK-триггер 37, элемент 38 задержки, первый и второй элементы ИЛ Ив

И вЂ” ИЛИ-НЕ 39 и 40, третий IK-триггер 41, третий элемент И 42, третий элемент ИЛИ—

И-ИЛИ-НЕ 43, четвертый 1К-триггер 44, четвертый элемент И 45, пятый и шестой

IK-триггеры 46 и 47, третий элемент ИЛИИ-ИЛИ 48, четвертый элемент ИЛИ вЂ” И—

ИЛИ 49, первый и второй счетчики 50 и 51.

Блок 12 обмена информацией содержит . узел 52 памяти тестов, первую группу 53 элементов ИЛИ вЂ” НЕ, регистр 54 блокировки, регистр 55 теста, регистр 56 коммутации, регистр 57 защиты, первую группу 58 элементов ИЛИ, группу 59 магистральных усилителей, первый элемент ИЛИ 60, схему 61 сравнения, вторую и третью группы 62 и 63 элементов ИЛИ вЂ” НЕ, группу 64 элементов задержки, первый мультиплексор 65. второй элемент ИЛИ 66, четвертую группу 67 элементов ИЛИ, узел 68 памяти сбоев, второй мультиплексор 69.

Синхронизатор 5 содержит задающий генератор 70, генератор 71 одиночного импульса, элемент 4И-ИЛИ 72, регистр 73 режимов, формирователь 74 импульса, первый . !К-триггер 75, первый элемент ИЛИ-НЕ 76, первый элемент И 77, распределитель 78

1Î импульсов, второй элемент ИЛИ вЂ” НЕ 79, первый элемент И вЂ” НЕ 80, второй IK-триггер

81, второй, третий, четвертый и пятый элементы И 82 — 85, первый и второй D-триггеры

86 и 87, шестой элемент И 88, регистр 89 кода задержки, седьмой элемент И 90, элемент ИЛИ 91, счетчик 92 задержки, второй элемент И вЂ” НЕ 93, схему 94 сравнения, третий IK-триггер 95, Блок 6 (фиг,4) прерываний содержит первый инвертор 96, регистр из триггеров

97 запроссов прерываний, первую группу элементов И 98, группу 99 элементов запрет, элемент ИЛИ вЂ” НЕ 100, регистр из триггеров 101 разрешения прерывания, вторую группу 102 элементов И, первый элемент ИЛИ 103, шифратор 104, формирователь 105 импульсов, первый и второй элементы 106 и 107 задержки, усилитель

108, второй инвертор 109, формирователь

110 вектора прерывания, второй элемент

ИЛИ 111, усилитель 112.

Коммутатор 9 содержит регистр 113 коммутации, первую, вторую, третью, четвертую и пятую группы реле 114-118.

Блок 10 приборов содержит группу стимулирующих приборов 119 и группу измерительных приборов 120.

Контроллер 11 содержит информационный регистр 121, регистр 122 управления, выходной каскад 123, блок 124 нагрузок, мультиплексор 125.

Управляющий вычислительный комплекс 1 предназначен для ввода информации в блоки 4, 52 и 68 памяти, для вывода информации о результатах контроля из блока 12 обмена информацией на экран дисплея, входящего в состав вычислительного комплекса. Внешняя магнитная память (на гибких дисках) вычислительного комплекса используется для долговременного хранения программ контроля, ЭВМ вычислительного комплекса предназначена также для анализа и обработки результатов контроля.

Блок 2 сопряжения предназначен для электрического сопряжения вычислительного комплекса 1 с соответствующими блоками автоматизированной системы кон роля. Передача сигналов от блоке 1 к блоку 2 осуществляется с помощью двунаправленной шины, состоящей из 16 линий

1683038

40

55 адрес-данные и линий интерфейсных сигналов: BY (внешние устройства); СИА (сигнал синхронизации активного устройства);

"Сброс" (установка нуля); "Ввод" (сигнал сопровождения ввода информации из ЭВМ);

СИП (сигнал синхронизации пассивного устройства); ЗПР (запрос на прерывание);

ППР (предостановление прерывания) и т.п.

Линии адрес-данные являются совмещенными, т.е. передача адреса и данных осуществляется по одним и тем же линиями с разделением по времени. В блоке 2 на входе каждой линии находится резистивный делитель, предназначенный для согласования входов блока 2 с волновым сопротивлением линии связи. Для запоминания адреса на время элементарного цикла обмена предназначен регистр адреса. При необходимости запись в регистр адреса формируется путем конъюнкции сигналов СИА и BY по переднему фронту сигнала СИА. Обнуление регистра адреса осуществляется по заднему фронту сигнала СИА-или. по сигналу

"Сброс" от ЭВМ вычислительного комплекса. Сигналы "Ввод" и "Вывод" собираются в блоке 2 по ИЛИ и стробируют дешифратор

3 адреса. Двунаправленность шины подключения к Э ВМ осуществляется путем подключения к этой шине магистральных передатчиков с открытым коллектором по схеме монтажного ИЛИ, Дешифратор 3 адреса предназначен для дешифрации адреса абонента и формирования в соответствии с этим адресом сигналов записи информации в блоки памяти, регистры, счетчики, для чтения их состояния и формирования ряда вспомогательных сигналов. Дешифратор 3 адреса представляет собой дешифратор на 16 выходов с входом стробирования. На вход стробирования подается собранный по ИЛИ сигнал из блока

2 сопряжения. Выходы дешифратора, кроме их основного назначения, собираются по

ИЛИ. Далее этот выходной сигнал пропускается через элемент задержки и с второго выхода дешифратора 3 адреса поступает на вход блока 2 сопряжения в качестве сигнала

СИП (ОТВ).

Первый блок 4 памяти команд предназначен для хранения управляющих кодов.

Для повышения быстродействия за счет исключения промежуточного дешифратора управляющие коды имеют позиционный принцип построения, т.е. определенным разрядам или группам разрядов блока 4 памяти соответствуют определенные команды. На первую группу входов блока 4 памяти поступает 16-разрядный код с шины данных блока 2 сопряжения. Вторая группа входов блока 4 памяти предназначена для подачи сигналов записи с второй группы выходов дешифратора 3 адреса. Третья группа входов блока 4 памяти предназначена для подачи кода адреса с группы выходов счетчика

19 адреса для адресации памяти. Первая группа выходов блока 4 памяти предназначена для выдачи управляющего кода либо в буферный регистр 14, либо в счетчик 51 в зависимости от наличия управляющих сигналов. Вторая группа выходов блока 4 памяти предназначена для выдачи кода задержки в блок 5 синхронизатора. С остальных выходов блока 4 памяти снимаются управляющие сигналы.

Синхронизатор 5 предназначен для формирования временной диаграммы обмена при тестовом контроле цифровых устройств. Задающий генератор 70 вырабатывает непрерывную последовательность импульсов, синхронизирующую работу устройства, Блок 6 прерываний предназначен для организации взаимодействия между ЭВМ вычислительного комплекса 1 и остальной частью автоматизированной системы контроля. Регистр запросов прерываний предназначен для запоминания сигналов запросов прерываний от различных внешних источников, Наивысший приоритет имеет верхний триггер. Далее приоритет убывает книзу. Наивысший приоритет имеет причина, связанная со срабатыванием защиты в блоке 12 обмена информацией.

Следующий приоритет имеет причина, связанная с неисправностью в объекте контроля при тестовом контроле, Остальными причинами прерываний являются сигналы об окончании измерения, поступающие от стандартных приборов, после чего ЭВМ переходит к подпрограмме обработки результатов измерений. Приоритетные цепочки, состоящие из элементов 98, 99 и 102, предназначены для запрета формирования запроса на прерывание от причин, имеющих низшие приоритеты, если в данный момент времени имеются причины с высшим приоритетом. Однако схема построена таким образом, что причины прерываний с низшими приоритетами не теряются и обрабатываются после завершения обработки причин с высшими приоритетами. Регистр разрешения прерывания, состоящий из триггеров 101, участвует в процессе формирования вектора прерывания и сигнала СИП (ОТВ) в соответствии со стандартной временной диаграммой. Шифратор 104 предназначен для формирования кода вектора прерывания в соответствии с номером приоритета сигнала запроса. Вектор формируется при помощи элементов И-НЕ с

1683038 открытым коллектором,.которые подключаются к шине данных по схеме монтажного

ИЛИ. Вектор прерывания поступает на 8 младших разрядов шины данных в соответствии со стандартными требованиями органиэации прерываний в ЭВМ. В нулевой, первый, пятый, шестой и седьмой разряды вектора "зашивается" постоянный код, При необходимости нв зти разряды можно подавать код от буферно о регистра и тем самым модифицировать вектор, т.е. обрабатывать большее количество причин прерываний.

Формирователь 105 импульсов по отрицательному перепаду вырабатывает импульс обнуления регистра 101 по окончании выдачи вектора прерываний в ЭВМ.

К шине 8 подключается объект контроля, который взаимодействует с автоматизированной системой контроля через коммутатор 9.

Регистр 113 коммутации управляет пятью группами реле. На фиг.5 показаны связи между выходами регистра 113 коммутации и обмотками реле, Группа реле 114 и редназначена для подключения цифровых каналов объекта контроля к блоку 12 обмена ифнормацией. Если какие-либо каналы объекта контроля являются цифровыми, то переключающие контакты реле 114 этих каналов находятся в верхнем положении, а если — аналоговыми, то — в нижнем положении. Группа реле 116 подключает нужные контакты объекта контроля к шине стимулирующих приборов. Группа реле 115 подключает к объекту контроля конкретный стимулирующий прибор. В качестве стимулирующих приборов используются стандартные приборы с цифровым дистанционным управлением. *

Группа реле 118 подключает заданные контакты объекта контроля к шине измерительных приборов, а группа реле 117 подключает конкретный измерительный прибор. В качестве измерительных приборов 120, используются стандартные измерительные приборы с цифровым дистанционным управлением.

Контроллер 11 предназначен для управления приборами с цифровым дистанционным управлением. Регистр 122 управления предназначен для управления выходным каскадом 123. Блок 124 нагрузок служит для электрического согласования линий связи, Для линий связи, выполненных витой парой проводов, имеющих волновое сопротивление 125 Ом, каждая линия нагружается на реэистивный делитель 180 Ом/360 GM. Для интерфейса KGrI делитель имеет сопротивления 1 кОм/3 кОм в соответствии с GCТом.

Блок 12 обмена информацией предназначен для организации тестового контроля цифровых объектов и выполняет следующие основные функции: хранение всей тест-про5 rpaMMbl контроля; коммутация входов-выходов каналов обмена; хранение и выдача на объект контроля текущего набора теста, блокировка результатов контроля по заданным каналам; защита выходных каскадов от

10 короткого замыкания на входе объекта контроля; сравнение результатов контроля с эталонными кодами и регистрация результатов сравнения; выдача в 3ВМ содержимого всех регистров блока, ОЗУ и результатов

15 контроля, а также контрольных кодов.

Блок 52 памяти тестов предназначен для хранения тестовых, блокировочных и коммутационных наборов. Адресация блока

52 в процессе работы осуществляется по20 средством счетчика 19 адреса. Регистры блокировки 54, теста 55, коммутации 56 И защиты 57 реализованы на микросхемах типа ТМ8 530 или 533 серии, Регистр 54 предназначен для блокировки записи

25 результатов сравнения в блок 68 памяти сбоев. При установке его соответствующих разрядов в единицу на соответствующих вы- . ходах второй руппы 62 элементов ИЛИ-НЕ будут нулевые потенциалы независимо от

30 результатов сравнения. Следовательно, в зти разряды блока 68 памяти сбоев будут записываться нули независимо от результатов сравнения. Регистр 55 предназначен для хранения текущего набора теста, кото35 рый выдается на объект контроля через магистральный усилитель 59 с тремя состояниями выхода, Кроме того, этот же код поступает на первые входы схемы 61 сравнения, вторые входы которого связаны

40 с выходами магистральных усилителей 59 и шиной входов-выходов, к которой подключается объект контроля, Если магистральный усилитель 59 находится в третьем состоянии, то сигнал H8 BTopblx входах схе45 мы 61 сравнения однозначно определяется состоянием выхода объекта контроля, Эталонные коды поступают на первые входы схемы 61 сравнения. Если магистральные усилители находятся в режиме выдачи сиг50 нала, то в схеме 61 сравнения происходит сравнение кодов, выдаваемых на обьект контроля (выходных сигналов магистральных усилителей 59) с кодами, хранящимися в соответствующих разрядах регистра 55 те55 ста. Регистр 56 коммутации предназначен для управления магистральными усилителями 59 через группу 58 элементов ИЛИ, Если

s данном разряде регистра 56 коммутации записан О, то нэ управляющий вход выходного каскада 59 поступает единичный по1683038

10 переводится в режим записи параллельного 55 кода при поступлении на его V-вход единичного потенциала с выхода элемента 18.

Мультиплексор 17 предназначен для подачи на информационную группу входов счетчика 19 адреса кода адреса для записи тенциал и каскад находится втретьем состоянии, т.е. данный канал находится в режиме приема информации от объекта контроля.

Группа магистральных усилителей 59 управляются также от регистра 57 защиты. Смысл такого управления заключается в том, что если какой-либо выходной каскад 61 переведен в режим выдачи сигнала (т.е. в соответствующем разряде регистра 56 коммутации записана единица), то в случае короткого замыкания на корпус на входе объекта контроля при выдаче на него по этому каналу единицы схема 61 сравнения зарегистрирует по этому каналу несравнения, т.е. выдает нулевой потенциал. Таким образом на обоих входах соответствующего элемента ИЛИ-НЕ из группы 53 элементов

ИЛИ вЂ” HE будут нулевые потенциалы и в данный разряд регистра 57 защиты запишется единица, которая переведет данный выходной каскад 61 в третье состояние, при котсром короткое замыкание на его выходе не выведет его из строя. Мультиплексор 65 предназначен для записи информации в узел 68 памяти сбоев либо по каналу Х с шины данных (в режиме самоконтроля), либо по каналу У от схемы 61 сравнения через группу 62 элементов ИЛИ-НЕ (в рабочем режиме). Узел 68 памяти сбоев предназначен для записи в него результатов сравнения в каждом наборе теста. При исправном объекте контроля во все его разряды на всех наборах теста запишутся нули, Мультиплексор 69 предназначен для передачи в ЭВМ содержимого всех регистров и блоков памяти блока 12. На одну группу его входов жестко подан проверочный код (чередование нулей и единиц) для проверки связей выходов мультиплексора с каналом ЭВМ. Включение его в канал осуществляется посредством элементов с открытым коллектором (не показаны). Первый буферный регистр 14 предназначен для записи в него кода адреса, который затем переписывается в счетчик 19 адреса через мультиплексор

17 в режимах зацикливания, условных и безусловных переходов и т.п. Входы Ч1 и V2 работают по ИЛИ и разрешают запись информации в регистр по сигналу, поступающему на его С-вход

Триггеры 15 и 16 предназначены для перевода счетчика 19 адреса в режим записи параллельного кода в режимах безусловного перехода и циклов. Счетчик 19

50 его параллельным кодом. Код адреса может быть передан либо с шины данных (от блока

2 сопряжения), либо от буферного регистра

14, либо от счетчика 50, Счетчик 19 адреса предназначен для адресации всех блоков памяти, входящих в состав устройства. Счетчик работает как в режиме последовательного счета, так и в режиме записи параллельного кода. Управление режимом работы осуществляется путем подачи управляющего сигнала на вход

Ч счетчика. Единичный сигнал на входе V устанавливает счетчик в режим записи параллельного кода, а нулевой — в режим последовательного счета. Синхронизация счетчика осуществляется по ИЛИ либо от первого импульса синхронизатора (распределителя импульсов), либо от сигнала, вырабатываемого дешифратором адреса, Селектор 20 предназначен для организации чтения содержимого счетчика 19 адреса. На первые входы микросхем подаются сигналы с разрядов счетчика 19. Вторые входы объединены, и на них подается сигнал чтения от дешифратора 3.

Триггер 23 предназначен для управления режимом работы счетчика 24 циклов.

Если триггер 23 находится в состоянии

"Нуль", то счетчик 24 работает в режиме записи параллельного кода. При установке триггера 23 в "Единицу" счетчик работает в режиме последовательного счета.

Мультиплексор 25 предназначен для записи во второй блок 27 памяти либо содержимого счетчика 24 циклов, либо любого начального кода непосредственно с шины данных через блок 2 сопряжения. Элемент

ИЛИ вЂ” И вЂ” ИЛИ 26 предназначен для управления режимом "Чтение/запись" во второй блок 27 памяти. Если на выходе элемента 26 имеется сигнал "Нуль", то блок 27 памяти находится в режиме чтения, а если — "Единица", то — в режиме записи.

Второй блок 27 памяти циклов непосредственно участвует в процессе организации вложений циклов в циклы. его необходимость определяется тем, что при количестве циклов больше одного и при переходе от старших циклов к младшим информация о количестве старших циклов в счетчике 24 теряется. Однако она переписывается в блоке 27 памяти, а затем в нужный момент времени вновь переписывается в счетчик 24 циклов, и обработка данного старшего цикла возобновляется, Через элемент И 28 осуществляется запись кода количества циклов во второй буферный регистр 31.

Формирователь 29 импульсов формирует импульс по положительному перепаду

1683038

12 входного сигнала. Этот импульс необходим для добавления +1 в счетчик 24 циклов после того, как в него будет записан параллельный код и ан будет переведен в режим последовательного счета.

Второй буферный регистр 31 предназначен для запоминания кода количества циклов для его последующего сравнения с текущим значением счетчика 24 циклов в блоке 32 сравнения.

Формирователь 33 формирует короткий положительный импульс при равенстве кода в регистре 31 и счетчике 24. Этот импульс устанавлиает в единицу триггер 35 и через элемент ИЛИ-НЕ 34 обнуляет счетчик 24 циклов, Триггер 35 при установке его в единицу блокирует перевод счетчика 19 адреса в режим записи параллельного кода, обеспечивая тем самым выход иэ цикла, Кроме того, после установки в единицу триггера 35 разрешается обнуление триггера 41.

Триггер 36 предназначен для перевода счетчика 19 адреса в режим записи параллельного кода, например, для установки в счетчике 19 йачального адреса.

Триггер 37 предназначен для перевода счетчика 19 адреса в режим записи параллельного кода при организации перехода к подл рог раммам.

Элемент 38 задержки необходим для устранения "гонок" при переключении триггеров 41 и 46 во избежание появления ложных импульсов на входах синхронизации счетчиков 50 и 51.

Элемент ИЛИ-И-ИЛИ вЂ” НЕ 39 предназначен для обнуления триггера 46, а элемент

ИЛИ-И вЂ” ИЛИ вЂ” НЕ 40 — триггера 41. Триггер

41 предназначей для блокировки работы счетчика 51 (счетчика наборов подпрограмм) в том случае, если в подпрограмме имеются циклы (например, если в подпрограмме сформируются пачки импульсов). Если этого не предусмотреть, то при каждом проходе цикла счетчиком 51 будут считаться все эацикленные наборы, в результате чего выход из подпрограммы произойдет не в заданном месте.

Логический элемент И 42 служит для установки буферного триггере 44 по команде "Подпрограмма", поступающей на его второй вход с четвертого выхода первого блока 4 памяти, к импульсу U 2 синхронизатора, поступающему на его первый вход.

Кроме того, по этой же комбинации сигналов осуществляется запись начального кода в счетчик 51 (счетчик наборов подпрограммы) через элемент 49.

Элемент 43 предназначен для обнуления триггеров 44 и 47, а элемент 45 — для установки триггера 47 по его синхровходу и записи параллельного кода в счетчик 50 через элемент 48.

Триггер 44 является буферным и служит

5 для управления триггером 46, а в совокупности с триггером 47 — для управления счетчиком 50, переводя его в нужный момент времени из режима параллельной записи в режим последовательного счета. t0 Триггер 46 управляет работой счетчика

51, также переводя его в нужный момент времени из режима параллельной записи в режим последовательного счета.

Счетчик 50 предназначен для записи в

15 него адреса, с которого осуществляется переход к подпрограмме (запись осуществляется параллельным кодом), после чего счетчик 50 переводится в режим последовательного счета (путем установки в единицу

20 триггера 47) и к его содержимому добавляется+1, Таким образом в счетчи- ке оказывается код адреса возврата из подпрограммы.

Счетчик 51 предназначен для подсчета

25 количества наборов в подпрограмме и позволяет проходить подпрограмму как целиком, так и любыми ее частями. Сначала параллельным кодом в него записывается код числа наборов подпрограммы. Затем он

30 переводится в режим последовательного счета и считает до переполнения. Сигнал переполнения является сигналом выхода из подпрограммы. При этом в счетчик 19 адреса через мультиплексор 17 переписывается

35 код из счетчика 50, являющийся кодом адреса возврата. Число, записываемое в счетчик

51 (код количества наборов подпрограммы), определяется по формуле

Р=2" — И, 40 где Р— число, записываемое в советчик 51 (десятичное);

k — количество разрядов счетчика 51;

М вЂ” требуемое количество наборов в подпрограмме (десятичное).

45 Устройство работает следующим образом.

Рассмотрим вначале процесс контроля цифрового устройства в режиме "Шаг", т.е. когда после выдачи на объект контроля циф50 рового кода, соответствующего одному тестовому набору, приема ответной реакции объекта контроля и анализа результатов контроля, происходит останов проверки.

Возобновление проверки осуществляется

55 по следующему сигналу "Пуск". Таким образом вся тест-программа может быть пройдена с остановками после каждого набора теста.

Tw. как процедура записи информации во внешние устройства (в том числе и в бло13

1683038

14 ки памяти) является стандартный, тест-программа с управляющими кодами находится в памяти. Для установки режима "Шаг" достаточно установить в единицу второй разряд регистра 73 синхронизатора 5. Далее по 5 сигналу "Пуск", поступающему с пятого выхода дешифратора 3 на четвертый вход синхронизатора 5, ГОИ 71 синхронизатора 5 вырабатывает одиночный импульс, который устанавливает в единицу триггер 75. С этого 10 момента времени распределитель 78 импульсов начинает формировать четырехимпульсную временную диаграмму в соответствии с фиг.7.

Импульс U 1 с первого выхода синхронизатора 5 выполняет следующие действия.

Обнуляет через элемент ИЛИ 91 счетчик

92 задержки (в данном случае подтверждает его обнуленное состояние). Аналогичные 20 действия осуществляются по отношению к триггеру 23 через элемент 22.

Инкрементирует счетчик-19 адреса. так как триггеры 15, 16, 36 и 37 находятся в нуле и на вход V счетчика 19 через элемент 18 25 поступает нулевой потенциал (предположим, что зто обычный тестовый набор без циклов и переходов).

Импульс U 2 производит следующие действия: 30 . Формирует на выходе элемента 82 сигнал записи кода задержки в регистр 89, Формирует на выходах одного из элементов 83 — 85 в зависимости от поступившей на их вторые входы команды сигналы 35 записи в регистр 55 теста, регистр 54 блокировки, регистр 56 коммутации. Пусть, рассматриваемый набор — тестовый. Тогда команда поступает на второй вход элемента

83 и по импульсу U 2 на его выходе форми- 40 руется сигнал записи в регистр 55 теста.

Устанавливает в единицу (или в нуль) триггер 86 в зависимости m сигнала на входе триггера 86. Если опрос на данном наборе теста нужен, то на вход триггера 86 45 поступает единица из блока 4 памяти.

Обнуляет (по синхровходу) триггер 87, который формирует синхроимпульс для синхронизации осциллографа.

Устанавливает (при соблюдении опре- 50 деленных условий) в единицу триггер 81, разрешающий прохождение тактовых импульсов через элемент 88 на счетный вход счетчика 92 задержки. Условием установки триггера 81 является наличие в регистре 89 55 любого, отличного от нуля, кода задержки.

При этом хотя бы на одном из инверсных выходов регистра будет нулевой потенциал, что обусловит наличие единичного потенциала на выходе элемента 93.

Так как второй разряд регистра 73 предварительно был установлен в единицу (режим "Шаг"), то через элемент 72, формирователь 74 и элемент 76 обнулится триггер 75.

Таким образом закончится один полный цикл работы устройства. При этом следующий цикл возобновится только после установки триггера 75 сигналом "Пуск" с пятого выхода дешифратора 3, В режиме "Автомат" осуществляются те же действия, Разница заключается в том, что во втором разряде регистра 73 записан

"Нуль", что соответствует режиму "Автомат", следовательно, импульс U 4 не обнулит триггер 75, и распределитель 78 сформирует следующий четырехимпульсный цикл работы. При этом причинами останова по импульсу U 4 являются сигнал

"Защита", приходящий на третий вход синхронизатора 5 с второго выхода блока 12 обмена; сигнал "Сбой", приходящий на второй вход синхронизатора 5 с первого выхода блока 12 обмена, и команда "Останов", приходящая на элемент 72 (первая группа входов) с второй группы выходов блока 4 памяти.

Команда "Останов" и сигнал "Сбой" блокируются в режиме "Цикл" установкой в единицу первого разряда регистра 73, Рассмотрим более подробно режим

"Цикл". В устройстве имеется две разновидности этого режима: ненормированный, бесконечный цикл, когда заданный участок теста повторяется до тех пор, пока не будет произведен принудительный останов путем обнуления триггера 75; нормированный цикл, когда заданный участок теста повторяется заданное число раз, после чего осуществляются выход из цикла и переход к дальнейшему выполнению тест-программы.

Ненормированный цикл используется при поиске неисправностей в объекте контроля, когда на экране осциллографа необходимо наблюдать временную диаграмму при прохождении заданного участка теста. При этом для синхронизации осциллографа на шине 7 синхроимпульса формируется импульс синхронизации осциллографа, соответствующий по времени заданному набору теста. Ненормированный цикл осуществляется следующим образом, В ячейку памяти блока 4 памяти, соответствующую его третьему выходу, предварительно записывается единица (команда "Цикл 1") по адресу, соответствующему номеру набора, от которого наобходимо осуществить переход к заданному (младшему) адресу, Кроме того, в ячейке памяти блока 4 соответствующей первой группе его выходов, по тому же адресу запи1683038 сывается код адреса, к которому необходимо перейти (код адреса возврата), Как только тест-программа дойдет до адреса, в котором записана команда "Цикл 1", на вход разрешения V 2 регистра 14 поступит единичный потенциал, который разрешает запись в него параллельного кода (входы разрешения Ч 1 и Ч 2 регистра 14 работают по ИЛИ). По импульсу U2,,поступающему нэ синхровход регистра 14 с второго выхода синхронизатора 5, в регистр 14 зайишется код адреса возврата, поступающий с первой группы выходов блока 4 памяти. По импульсу U 3 синхронизатора 5, поступающему с его четвертого выхода нэ синхровход триггера 15, последний установится в единицу и через элемент 18 переведет счетчик 19 адреса в режим записи параллельного кода, Импульс

U 4 синхронизатора 5 не произведет никаких действий. Далее синхронизатор 5 начнет формировать следующий микроцикл с импульса 0 1. Так как триггеры 36 и 37 находятся в нуле, то активизирован канал Y мультиплексора 17, поэтому по импульсу U

1 в счетчик 19 адреса перепишется код адреса возврата иэ регистра 14, т.е. осуществится переход к заданному адресу тест-программы. Таким образом, участок программы, находящийся между адресом возврата и адресом, по которому записана команда "Цикл 1", будет повторяться до тех пор, пока не произойдет принудительное обнуление триггера 75 синхронизатора 5 по цепи "VO общая" (первый вход синхронизатора 5) путем набора на пульте вычислительного комплекса адреса, соответствующего первому выходу дешифратора 1. При наличии соответствующего программного обеспечения на пульте вместо конкретного физического адреса, набирается мнемоника команды "Y0" или просто нажимается соответствующая клавиша.

Нормированный цикл является более сложным. Рассмотрим процесс формирования нормированных циклов с "вложениями" циклов, В формировании таких циклов участвуют две команды "Цикл 2" и "Цикл 3". Команде "Цикл 2" соответствует единичный потенциал на втором выходе первого блока памяти, а команде "Цикл 3" — единичный . потенциал на первом выходе первого блока памяти. Команда "Цикл 4" расположена в ячейке памяти блока 4 памяти по адресу, нэ единицу большему, чем команда "Цикл 2", т.е. в следующей эа командой "Цикл 2" ячейке памяти. По команде "Цикл 2" с приходом импульса U 2 с второго выхода блока 5 во второй буферный регистр 31 из второго блока 27 памяти запишется код, соответствую10

50 щий требуемому количеству циклов. Кроме того, в первый буферный регистр 14 иэ первого блока 4 памяти запишется код адреса возврата. Импульсы U 3, U 4 синхронизатор

5 не произведет в данном наборе действий, связанных с циклами. В следующем наборе на первом выходе блока 4 памяти появится команда "Цикл 3". К моменту прихода импульса 0 2 триггер 23 находится в нуле, что обуславливает работу счетчика 24 в режиме записи параллельного кода. Таким образом, импульс 0 2, пройдя через элементы 21 и 30, своим передним фронтом запишет в счетчик

24 исходное текущее значение количества циклов — число нуль. Своим задним фронтом импульс U 2 установит триггер 23 в единицу, что переведет счетчик 24 в режим последовательного счета, Импульс U 3 с четвертого выхода синхронизатора 5 установит в единицу триггер 16. Так как триггер 35 находится в нуле и с его инверсного выхода на пятый вход элемента 18 поступает единица, то счетчик 19 адреса переводится в режим записи параллельного кода Э (который запишется туда в следующем микроцикле работы синхронизатора 5). Импульс 0 4 с пятого выхода синхронизатора 5 через элемент 26 перепишет содержимое счетчика 24 циклов во второй блок 27 памяти. Это будет код числа 1, что соответствует тому, что данный участок теста пройдет один 2 раза. Запись кода иэ блока 27 памяти в счетчик 24 циклов по импульсу 0 2, перевод счетчика

24 в режим последовательного счета, добавление к его содержимому единица и перепись нового значения кода счетчика 24 в блок 27 памяти по импульсу 0 4 происходят в течение одного микроцикла работы синхронизатора 5. Далее данный участок теста будет повторен и раз до тех пор, пока содержимое счетчика 24 циклов не станет равным содержимому второго буферного регистра

31. При равенстве этих кодов блок 32 сравнения сформирует единичный потенциал, по которому формирователь 33 сформирует импульс, Этот импульс обнулит счетчик 34 и установит в единицу триггер 15. Нулевой код счетчика 24 перепишется импульсом 0

4 а блок 27 памяти, т.е. схема формирования циклов будет приведена в исходное состояwe, Нулевой потенциал с выхода триггера

35 через элемент 18 переведет счетчик 19 адреса в режим последовательного счета, т.е. в следующем микроцикле работы синх55 -ронизатора 5 к содержимому счетчика 19 добавится единица. Произойдет выход иэ цикла, тест-программа будет выполняться дальше. Точно так же сформируется следующий цикл из К повторений какого-либо другого участка тест-программы. При фор17

1683038

25 тестового контроля обращаться к этой под- 30

45

50 команде и по импульсу U 2 в регистр 14 из 55 блока 4 памяти запишется код адреса начамировании таких простых циклов двусторонний обмен информацией между счетчиком 24 и вторым блоком 27 памяти не придает схеме нового качества.

Однако при формировании сложных циклов с вложениями малых циклов в более крупные такой обмен информацией между блоком 27 памяти и счетчиком 24 циклов имеет принципиальное значение, Так при первом же переходе по ветви "Нет" при формировании большого цикла из К повторений информация о текущем значении К в счетчике 24 потеряется, Однако она сохранится в блоке 27 и к моменту следующего входа в цикл К текущее значение количества циклов в счетчике 24 восстановится. Таким образом в счетчике 24 каждый раз будет восстанавливаться правильное текущее значение большого цикла. Количество вложений определяется объемом (глубиной) блока 27 памяти, В процессе тестового контроля возникает необходимость неоднократного обращения к отдельным участкам тест-программ, причем длина этих участков может быть каждый раз неодинаковой, Для экономии памяти целесообразно оформить часть теста в виде подпрограммы и в процессе программе (или подпрограммам). 8 предлагаемом устройстве эта задача решается следующим образом. Переход к подпрограмме осуществляется в двух последовательно расположенных друг с другом наборах (как и в случае формирования нормированных и вложенных циклов). Команде подпрограммы соответствует единица. на четвертом выходе блока 4 памяти. При появлении этой команды по импульсу 0 2 через элемент U 2 триггер 44 установится в единицу. Кроме того, так как триггер 16 находится в нуле, то счетчик 51 находится в режиме записи параллельного кода и в него через элемент 49 запишется код количества наборов подпрограммы, поступающий на его информационные входы с первой группы выходов блока 4 памяти. Импульсы U 3 и

0 4 синхронизатора 5 в данном микроцикле работы синхронизатора для формирования подпрограммы не используются. В следующем микроцикле работы синхронизатора 5 должна появиться команда "Цикл 1" на, третьем выходе блока 4 памяти. По этой ла подпрограммы и установится в единицу триггер 15. Кроме того, так как триггер 44 в предыдущем наборе был установлен в единицу, то импульс U 2 пройдет через элемент

45. Так как триггер 47, находится пока в нуле, то счетчик 50 находится в режиме записи параллельного кода, и импульс U 2, пройдя далее через элемент 48, своим передним фронтом запишет текущее состояние счетчика 19 адреса в счетчик 50. Задним же фронтом импульса 02 триггер 47 установится в единицу, переводя тем самым счетчик

50 в счетный режим и разрешив прохождение импульса U 3 через элемент 38 задержки и элемент 48, что приведет добавление единицы к коду, ранее записанному в счетчик 50. Таким образом, в счетчике 50 будет находиться код адреса, на единицу больший, чем тот, от которого осуществляется переход к подпрограмме. Это обусловит после прохождения подпрограммы возврат в основную тест-программу. Задним фронтом импульса 0 3 установится в единицу триггер

46, что обусловит перевод счетчика 51 в счетный режим и разрешит прохождение импульса U 3 через элемент 49 на счетный вход счетчика 51. Однако в данном микроцикле работы синхронизатора 5 счетного импульса на входе счетчика 51 не будет, так как триггер 46 устанавливается задним фронтом заданного импульса U 3. Импульс

U 4 с пятого выхода синхронизатора 5, пройдя через элемент 43, обнулит триггеры 44 и

47. На этом подготовка перехода к подпрограмме заканчивается и в следующем микроцикле работы синхронизатора 5 по импульсу U 1 с первого выхода синхронизатора 5 в счетчик 19 адреса запишется код адреса перехода из буферного регистра 14 через мультиплексор 17. Режим параллельной записи обуславливает триггер 15, установленный в единицу в предыдущем микроцикле работы синхронизатора 5, С этого момента времени начнет выполняться подпрограмма. 8 каждом микроцикле работы синхронизатора 5 импульс U 3 синхронизатора 5 будет добавлять единицу в счетчик

51, т.е. счетчик 51 будет считать наборы подпрограммы. Однако, если в подпрограмме будут циклы, то счетчик 51 будет считать их, и реальное значение количества наборов подпрограммы будет искажено. Для предотвращения этого явления предназначен третий IK-триггер 41, Установившись в цикле в единицу по задержанному импульсу U 3 (по

его заднему фронту), этот триггер заблокирует дальнейшее поступление импульсов U

3 в счетчик 51 через элемент 49. Таким образом счетчик 51 сосчитает зацикленные наборы только один раз при первом проходе цикла. Обнуляется триггер 41 по окончании цикла импульсом 0 4 с пятого выхода синхронизатора 5, когда триггер 35 установится в единицу, 19

1683038

20

После того как счетчик 51 сосчитывает заданное количество наборов подпрограммы, он переполнится и на выходе появится импульс переноса, который установит в единицу триггер 37. Этот триггер разрешает 5 и рохождение импульса U 4 синхронизатора

5 через элемент 39 для обнуления триггера

46. Кроме того, триггер 37 переводит через элемент 18 в режим параллельной записи счетчик 19 адреса, а на управляющих входах мул ьтипле ксора 17 о казы вается код, активизирующий канал z мультиплексора 17, Таким образом, в следующем микроцикле работы синхронизатора 5. импульсом 0 2 синхронизатора 5 в счетчик 19 адреса запишется код из счетчика 50 и дальнейшее выполнение тест-программы начнется с адреса, на единицу большего, чем тот, с которого был осуществлен вход в подпрограмму, Если объект контроля требует подачу на свои входы и измерение на своих выходах аналоговых сигналов, то зто осуществляется посредством работы блоков 6,9,10 и 11, На цифровые входы объекта контроля могут 25 быть поданы цифровые сигналы. Подача и измерение аналоговых сигналов производятся по следующему алгоритму. Вначале производится установка направления передачи сигналов в контроллере 11 путем записи соответствующего кода в регистр 122 управления. Далее в регистр 121 записывается код, который через соответствующим образом скоммутированные каналы выходного каскада выдается на управляющие вхо- 3 ды блока приборов и устанавливает эти приборы в нужные режимы работы, Все управляющие и иные коды поступают с шины данных, т.е. с первой группы выходов блока

2 сопряжения. Далее в регистр 113 комму- 4 татора 9 записывается управляющий код, в соответствии с которым переключаются группы реле 114, 115, 116, 118 и 119. Группа реле 114 отключает аналоговые входы и выходы объекта контроля от блока 12 обмена, 4

Группа реле 116 подключает нужные аналоговые входы объекта контроля к шине стимулирующих приборов, а группа реле 115 подключает к этой шине нужный стимулирующий прибор. На фиг.5 показана только од- 5 на шина стимулирующих приборов, В общем случае для одновременного подключения на разные аналоговые входы объекта контроля нескольких стимулирующих приборов таких шин может быть несколько (т.е. 5 несколько параллельных групп реле 116). В качестве стимулирующих приборов используются стандартные приборы с цифровым дистанционным управлением, например источники питания Б5-43...65-49, генераторы Г5 — 75, Г5 — 82, Г4-158 и т.п, Группа реле

118 подключает нужные аналоговые контакты объекта контроля к шине измерительных приборов, а группа реле 119 подключает к этой шине нужный измерительный прибор. После описанных предварительных установок и коммутаций на заданный измерительный прибор из группы приборов 120 через соответствующий разряд регистра 121 и соответствующий канал выходного каскада 123 выдается сигнал

"Пуск", по которому измерительный прибор начинает измерять данный параметр, 3ВМ вычислительного комплекса в это время может быть занята обработкой результатов предыдущих измерений или может находиться в режиме ожидания. По окончании измерения измерительный прибор выдает сигнал "Конец измерения", который с соответствующего выхода второй группы выходов блока 10 поступает на соответствующий вход первой группы входов. блока 6 прерываний. Приоритеты измерительных приборов выбираются самим пользователем. При поступлении сигнала на один из входов первой группы входов блока 6 прерываний устанавливается в единицу соответствующий триггер 97, и если каналы с более высоким приоритетом свободны, то единичный сигнал с выхода соответствующего триггера 97 поступает на D-вход соответствующего триггера 101, закрывает соответствующий элемент 99, а через него и все каналы с более низким приоритетом, и через элементы 111 и 112 блока 6 формирует сигнал ТПР (требование прерывания}, который через блок 2 сопряжения поступает в ЭВМ вычислительного комплекса. С этого момента времени Э В М формирует стандартную временную диаграмму обработки прерываний. Временная диаграмма начинается с выдачи сигнала ДЗП (ввод), который поступает на соответствующий вход из второй группы входов блока 6 и далее на С-входы триггеров 101, По этому сигналу соответствующий триггер из группы триггеров 101 установится в единицу. При этом активизируется соответствующий вход шифратора

104 и на его выходе формируется соответствующий код, который, однако, на выход блока 6 не проходит, так как группа элементов формирователя 110 закрыта. Кроме того, триггер 101 подтверждает запрет распространения сигнала через элемент 99 своего канала, через нижний элемент 102 своего канала и разрешает прохождение сигнала через верхний элемент 102 своего канала. Далее, с некоторой задержкой относительно сигнала ДЗП ЭВМ формирует сигнал ППР (предоставление прерывания), который:

1683038

Обнуляет триггер 97 (триггер ТПР) данного канала. Триггеры 97 с более низкими приоритетами обнуляться не будут, так как распространение сигнала ППР через нижние элементы 102 запрещено. Таким образом запросы на прерывание каналов с более низкими приоритетами не теряются и будут обработаны по завершению обработки прерываний с высшими приоритетами.

Через верхний элемент 102 данного канала поступает на соответствующий вход элемента ИЛИ 103 и далее, пройдя через элементы 106 и 108, поступает на выход блока 6 в виде сигнала ОТЕ (СИП). Сигнал

ОТВ, поступая через блок 2 сопряжения в

ЭВМ, сообщает ей о том, что вектор прерывания сформирован, Открывает элементы 110 формирователя вектора прерывания. Злемент 107 задержки необходим для того, чтобы обеспечить надежный прием вектора прерывания в

ЭВМ, так как схема приема построена на триггерах типа защелка и задний. фронт сигнала ОТВ должен закончиться раньше, чем снимется вектор прерываний., После этого ЭВМ переходит к обработке подпрограммы прерываний, которая, в общем случае, заключается в приеме данных от измерительного прибора и сравнения измеренной величины с заданными допусками.

Формула изобретения

1. Автоматизированная система контроля радиоэлектронных усграйств, содержащая управляющий вычислительный комплекс, блок сопряжения, дешифратор адреса, блок памяти команд, блок синхронизации, блок прерываний, коммутатор, блок измерительных приборов, контроллер, блок обмена информацией, первый и второй элементы ИЛИ вЂ” НЕ, первый буферный регистр, первый и второй О-триггеры, первый мультиплексор, элемент ИЛИ вЂ” И—

ИЛИ, счетчик адреса, селектор, первый элемент И, первый IK-триггер и счетчик циклов, связанный своим первым входом с прямым выходом первого IK-триггера, инверсный выход которого соединен с его 1-входом, Квход заэемлен, синхровход подключен к выходу первого элемента И, а вход сброса — к выходу второго элемента ИЛИ вЂ” НЕ, связанного своим первым входом с первым выходом блока синхронизации и первым входом синхронизации счетчика адреса, а вторым входом — с первым выходом дешифратора адреса и входами сброса блока синхронизации, блока обмена информацией, коммутатора, блока прерываний, контроллера, первого элемента ИЛИ вЂ” НЕ, входом сброса первого буферного регистра, синхровход которого подключен к второ: у выходу синхронизатора, второму входу первого элемента ИЛИ вЂ” НЕ и первому входу первого элемента И, второй вход которого соединен с D-входом второго 0-триггера и выходом выбора источника адреса последовательности цикла первого блока памяти, выход разрешения записи эталонного кода которого связан с первым входом разрешения записи первого буферного регистра, а выход разрешения записи адреса подпрограммы — c D-входом

nepBaro D-триггера и вторым входом оазрешения записи первого буферного регистра, группа выходов которого подключена к первой группе входов первого мультиплексора, а группа информационных входов — к пер вой группе выходов блока памяти команд, соединенного второй группой выходов с первой группой информациончых входов синхронизатора, а первой группой информационных входов — с первой группой выходов блока сопряжения, второй группой входов первого мультиплексора, второй группой информационных входов синхронизатора и первыми группами информационных входов блока обмена информацией, коммутатора и контроллера, вторая группа адресных входов которого подключена к первой группе выходов дешифратора адреса, а третья информационная группа входов — к псрвои группе выходов олока

np_#_5opoB, первая rp ппа информационных

ВХОДОВ-BHXOPOB КотОРОГО CBB3BHB C ПЕРВОЙ ГРУПпой информационных входов Выходов коммутатара, вторая гоуппа выходов — с первой группой входов блока прерываний, а вторая группа информационных входов-выходов — с группой информационных входов-выходов контроллера, подключенного группой информационных выходов к группе информационных выходов блока прерываний, группе иформационных выходов селектора, группе информационных выходов блока обмена информацией и группе информационных входов блока сопряжения, информационные входы-выходы которого связаны с информационными входами-выходами вычислительного комплекса, вход готовности — с выходом готовности подготовки блока и реры в аний и вторым выходом дешифратора адреса, а вторая группа информационных выходов — с второй группой информационных входов контроллера и группой информационных входов дешифратора адреса, подключенного своим третьим выходом к входу адреса селектора, четвертым выходом — к второму синхровходу счетчика адреса, второй группой информационных выходов — к группе входов

1683038 подключенного своим выходом к входу уп- 35 равления счетчика адреса, группа информационных входов которого связана с группой выходов первого мультиплексора, а группа выходов — с группой информационных входов селектора, группой адресных входов блока памяти команд и группой адресных входов блока обмена информацией, о т л и ча ю щ а я с я. тем, что, с целью расширения функциональных возможностей автоматизированной системы контроля за =чет введения возможности обращения к программам без нарушения временной диаграммы обмена с объектом контрОля - и возможности Вложения циклов в циклы для увеличения об.щего количества циклов при зацикливании участка теста, содержит второй мультиплексор, второй, третий и четвегтый элементы ИЛИ вЂ” И-ИЛИ, блок памяти циклов, второй, третий и четвертый элементы И, первый и второй формирователи импульсов, элемент ИЛИ, тре ий элемент ИЛИ-НЕ, второй буферный регистр, первый блок сравнения, первый и второй RS-триггеры, второй, третий, четвертый, пятый и шестой записи-чтения первого блока памяти, третьей группой выходов — к группе входов управления чтением-записью блока обмена информацией, а четвертой группой выходов — к группе адресных входов коммутатора, вторая группа информационных входоввыходов которого соединена с группой информационных входов-выходов, предназначенных для устройства подключения объекта контроля, а третья группа информационных входов-выходов — с группой информационных входов-выходов блока обмена информацией, синхровход записи защиты которого связан с пятым выходом синхронизатора, а выходы сигнализации защиты и неисправности — соответственно с первым и вторым входами блокировки синхронизатора, подключенного группой выходов задания источника информации к группе входов выбора источника информации, а группой выходов управления записью — к груп.пе входов управления записью блока обмена ифнормацией, выход синхронизации является выходом синхронизации устройства, Ьход запуска и вход записи подключены соответственно к пятому и шестому выходам дешифратора адреса, а четвертым выходом — к синхровходам соотВетственно первого и второго О-триггеров, входы сброса которых соединены с выходом первого элемента ИЛИ вЂ” НЕ, а прямые выходы соответственно — с первым и вторым входами первого элемента ИЛИ вЂ” И вЂ” ИЛИ, 5

l0

IК-триггеры, элемент задержки, первый, второй и третий элементы ИЛИ-И-ИЛИНЕ, первый и второй счетчики, причем и выходы сигнализации защиты и неисправности блока обмена информацией соединены с первым и вторым входами блока прерываний соответственно, пятый, шестой и седьмой выходы дешифратора адреса соединены соответственно с первым входом второго элемента ИЛИ вЂ” И вЂ” ИЛИ, входом установки второго RS-триггера и первым входом сброса второго RS-триггера, второй вход сброса которого подключен к первому входу первого элемента ИЛИ вЂ” НЕ, прямой выход — к третьему входу первого элемента ИЛИ вЂ” И вЂ” ИЛИ, а инверсный выход к первому адресному входу первого мультиплексора, третья группа информационных Входов которого соединена с группой выходов первого счетчика, а второй адресный вход — с инверсным Входом и 1входом второго i К-триггера, К-вход которого заземлен, вход сброса подключен к выходу первого элемента ИЛИ вЂ” НЕ, синхровход — к выходу второго счетчика. а прямой выход— к четвертому входу первого элемента ИЛИИ вЂ” ИЛИ, пятый Вход которого соединен с первым входом второго элемента ИЛИ-ИИЛИ вЂ” НЕ и инверсным выходом первого RSтриггера, вход установки которого подключен к выходу второго формирователя, первый вход сброса — к первым входам

Второго, третьего и четвертого элементов И, а второй вход Второго элемента И вЂ” к Выходу разрешения записи эталонного кода первого блока памяти, выход разрешения записи начального адреса подпрограммы которого соединен с вторым входом третьего элемента И, подключенного своим выходом к первому входу четвертого элемента

ИЛИ вЂ” И вЂ” ИЛИ к синхровходу четвертого IKтриггера, К-Вход которого заземлен, 1-вход связан с инверсным выходом, прямой выход — с 1-выходом шестого

IK-тоиггера, 8TopUM ВхОДОИ четвертс го элемента И и первым I-входом пятого IK-триггера, а вход сброса — с входом сброса шестого IK-триггера и выходом третьего элемента ИЛИ-И вЂ” ИЛИ-НЕ, подключенного своим первым входом к первому входу первого, второму входу второго элементов ИЛИ-И-ИЛИ вЂ” HE и к первому входу первого элемента ИЛИ вЂ” НЕ, вторым входом — к третьему входу четвертого элемента И, первому входу третьего элемента . ИЛИ вЂ” И вЂ” ИЛИ, второму I-Входу пятого IKтриггера и к О-входу первого D-триггера, а третьим входом — к второму входу второго элемента ИЛИ вЂ” И вЂ” ИЛИ, пятому выходу блока синхронизации, ре ьему входу второго

1683038

26 элемента ИЛИ вЂ” И-ИЛИ вЂ” НЕ и второму входу первого элемента ИЛИ вЂ” И-ИЛИ вЂ” НЕ, третий вход которого связан с прямым выходом второго IK-триггера, а выход — с входом сброса пятого IK-триггера, К-вход которого 5 заземлен, а прямой выход подключен к входу управления второго счетчика и второму входу четвертого элемента ИЛИ-И-ИЛИ, третий вход которого связан с входом элемента задержки и синхровходом второго D- 10 триггера, выход — с входом синхронизации второго счетчика, а четвертый вход — с инверсным выходом третьего IK-триггера, вход сброса которого подключен к выходу второго элемента ИЛИ-И вЂ” ИЛИ вЂ” НЕ, 15

К-вход заземлен, 1-вход связан с 0-входом второго D-триггера, а синхровход — с выходом элемента задержки, синхровходом пятого 1К-триггера и вторым входом третьего элемента ИЛИ вЂ” И вЂ” ИЛИ, подключенного 20 своим третьим входом к выходу четвертого элемента И и синхровходу шестого IK-триггера, выходом — к синхровходу первого счетчика, а четвертым входом — к прямому выходу шестого IK-триггера, К-вход которо- 25 го заземлен, а прямой выход соединен с входом управления первого счетчика, группа информационных входов которого соединена с группой выходов счетчика адреса и группой адресных входоэ блока памяти цик- 30 лов, а вход сброса — с входом сброса второго счетчика, группа информационных входов которого связана с первой группой выходов блока памяти команд, а вход сброса — с первым входом третьего элемента ИЛИ вЂ” 35

НЕ, вторым входом сброса первого

RS-триггера и входом сброса второго буферного регистра, синхровход кото- . рого подключен к выходу второго элемента И, группа выходов — к первой 40 ,группе входов первого блока сравнения, а группа информационных входов— к группе информационных входов счетчика циклов и- группе выходов блока памяти циклов, вход записи которого связан с вы- 45 ходом второго элемента ИЛИ вЂ” И-ИЛИ, а группа информационных входов — с группой выходов второго мультиплексора, первая группа информационных входов которого соединена с группой информационных вы- 50 ходов блока сопряжения, вторая группа информационных входов — с группой выходов счетчика циклов и второй группой входов первого блока сравнения, а управляющий вход — с третьим входом второго элемента 55

ИЛИ-И вЂ” ИЛИ и входом разрешения первого блока сравнения, подключенного своим выходом к первому входу второго формирователя импульса, второй вход которого соединен с четвертым выходом синхронизатора, а выход — с вторым входом третьего элемента ИЛИ вЂ” НЕ, подключенногосвоим выходом к входу сброса счетчика циклов, синхровход которого связан " выходом элемента ИЛИ, подключенного своим первым входом к выходу первого элемента И, а вторым входом — к выходу первого форми рователя, вход которого соединен с прямым выходом первого (К-триггера.

2. Автоматизированная система по п.1, отличающаяся тем, что блок обмена информацией содержит узел памяти тестов, первую, вторую и третью группы элементов

ИЛИ вЂ” НЕ, регистр блокировки, регистр теста, регистр коммутации, регистр защиты, первую, вторую и третью группы элементов

ИЛИ, элемент ИЛИ, группу магистральных усилителей, схему сравнения, группу элементов задержки, первый и второй мультиплексоры и узел памяти сбоев, адресный вход которого соединен с адресным входом узла памяти тестов и является адресным входом блока, информационный вход которого подключен к информационному входу узла памяти тестов и первому информационному входу первого мультиплексора, вход записи блока падклю ен к входу записи узла памяти тестов, выход которого соединен с информационными входами регистров блокировки, регистра теста, регистра коммутации,первыл1 информационным входом второго мультиплексора, второй, третий, четвертый, пятый, шестой и седьмой информационные входы соединены соответственно с вы:.îäîì узла памяти сбоев, выходами групп магистральных усилителей и первыми входами схемы сравнения, соединенными вместе выходами регистра защиты, первыми входами первой группы элементов ИЛИ и входами элемента ИЛИ, соединенными вместе выходами регистра блокировки и первыми входами второй группы элементов ИЛИ—

НЕ, прямыми выходами регистра теста, прямыми выходами регистра комл1утации, адресный вход и выход второго коммутатора являются соответственно адресным входом выбора источника информации блока и информационным выходом блока, вход записи узла памяти тестов, соединенные вместе входы элемента ИЛИ вЂ” НЕ и группы элементов задержки, стробирующий вход второго коммутатора образуют вход управления состоянием блока, синхровходы регистра блокировки, регистра теста, регистра коммутации и вторые входы второй группы элементов ИЛИ образуют группу синхровходов блока, соединенные вместе входы сброса регистра блокировки, регистра теста, регистра

1683038 коммутации, регистра защиты подкг.:ючены к входу сброса блока, инверсный выход регистра теста соединен с вторым входом схемы сравнения и информационными входами группы магистральных уси лителей, входы разрешения которой соединены с выходами первой группы элементов ИЛИ, вторые входы которой соединены с инверсными выходами регистра коммутации и первыми входами первой группы элементов ИЛИ-НЕ, выходы которой соединены с информационными входами регистра защиты, а вторые входы — e, выходами схемы сравнения и вторыми входами второй группы элементов ИЛИ вЂ” НЕ, выходы КоТороА соединены с вторыми информационными входами первого мультиплексора и входами второго элемента ИЛИ, адресный вход первого мультиплексора соединен с выходом элемента ИЛИ-НЕ, а выход — с информационным входом узла памяти сбоев, входы записи которого соединены с выходами второй группы элементов

ИЛИ, выход второго элемента ИЛИ является выходом наличия неисправности блока, выходы группы магистральных усилителей являются информационными входами-выходами блока, синхровход регистра защиты является синхровходом блока, 3, Автоматизированная система по п,1, отличающаяся тем, что синхронизатор содержит задающий генератор, генератор одиночного импульса, элемент И вЂ” ИЛИ, регистр режимов, формирователь импульса, первый. второй и третий IК-триггеры, первый и второй элементы ИЛИ вЂ” НЕ, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И, первый и второй Этриггеры, регистр кода задержки, элемент

ИЛИ, счетчик задержки; первый и второй элементы И вЂ” НЕ и схему сравнения первый, второй информационный входы, синхрсаход и выход которой соединены соответственно с выходом регистра кода задержки, выходом счетчика ", àäåðæêè,,выходом второго элемента И вЂ” НЕ, входом I третьего IКтриггера, вход К которого соединен с общей шиной, счетный вход соединен со счетным входом счетчика задержки и выходом шестого элемента И, вход сброса — с входе|м сброса счетчика задержки и выходом элемента ИЛИ, выход — с первым входом второго элемента ИЛИ вЂ” HE, второй вход которого является входом сброса синхронизатора и соединен с входами сброса регистра режимов, первого и второго D-триггеров, р гистра кода задержки, первым входом первого элемента ИЛИ вЂ” НЕ, второй вход которого соединен

55 соединен с общей шиной, синхровход — с синхровходами первого и второго D-триггеров, и первыми входами второго, третьего, четвертого и пятого элементов И, вторые входы которых, а также информационные входы первого В-триггера. регистра кода задержки, первый вход первого элемента ИНЕ и первый вход элемента И-ИЛИ образуют первый информационный вход синхронизатора, информационный вход регистра режимов является вторым информационным входом синхронизатора, синхровход регистра режимов я вляется входом записи режима синхронизатора, вход запуска генератора одиночных импульсов является входом запуска синхронизатора, выход второго элемента И соединен с синхровходом регистра кода задержки, инверсная группа выходов которого соединена с входами второго элемента И вЂ” НЕ, первый выход распределителя импульсов соединен с вторым входом элемента ИЛИ и является первым выходом синхронизатора, второй выход— является вторым выходом синхронизатора, третий выход — соединен с первым входом седьмого элемента И и является третьим выходом синхронизатора, четвертый выход — соединен с вторыми входами элемента

4И вЂ” ИЛИ и вторым входом первого элемента

И вЂ” HE и является четвертым выходом синхронизатора, выход первого элемента И-НЕ соединен с входом установки второго Dтриггера, инверсный выход которого является пятым выходом синхронизатора, выход первого О-триггера соединен с вторым входом седьмого элемента И, выход которого совместно с выходами третьего,, четвертого и пятого элементов И образуют первую группу выходов, выход первого разряда регистра режимов соединен с инверсными входами второго и третьего элементов И элемента 4И вЂ” ИЛИ, второй вход четвертого элемента И элемен — à 4И вЂ” ИЛИ соединен с выходом второго разряда регистра режис выходом формирователя импульса, а выход — с входом сброса первого IК-триггера, вход К которого соединен с общей шиной, инверсный выход — с входом 1, счетный вход — с выходом генератора одиночного импульса, а прямой выход — с первым входом первого элемента И, второй вход которого соединен с инверсным выходом второго IK-триггера, выход — с входом рас10 пределителя импульсов, третий вход с синхровходом генератора одиночных импульсов, выходом задающего генератора и первым входом шестого элемента И, второй вход которого соединен с прямым выходом второго IК-триггера, вход К которого

1683038

30 мов, старшие разряды которого образуют вторую группу выходов синхронизатора, третий и второй входы первого и второго элементов И элемента 4И-ИЛИ являются соответственно вторым и третьим входом синхронизатора, выход элемента 4И вЂ” ИЛИ соединен с входом формирователя импульса.

4. Автоматизированная система по п.1, отличающаяся тем, что контроллер содержит регистр управления, выходной каскад, блок нагрузок, мультиплексор и информационный регистр, информационный вход которОго соединен с информационным входом регистра управления и является первым информационным входом контроллера, синхровходы информационного регистра и регистра управления совместно с адресными входами мультиплексора образуют вход управления контроллера, входь

5 сброса информационного регистра и регистра управления сброса контроллера, первый информационный вход мультиплексора являются вторым информационным входом контроллера, к информационному входу-вы10 ходу которого подключены выход выходного каскада, вход блока нагрузок и второй информационный вход мультиплексора, выход которого является информационным выходом контроллера, выходы информационно15 го регистра и регистра управления соединены соответственно с первым и вторым входами выходного каскада.

1683038 бс о с ссд с с Ъ с с Ъ о с4 3- с <ъ сйю: r «„ > к%

1683038

1683038

1683038 фе

3 3

1683038 группа

Ььиодоа. пчСк

Редактор Л,Гратилло

Заказ 3415 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 йгРВая группа

ВхОАОЬ пЕЯВЫй

ВхОА

ЬтО оя

2Рчплв

ВХОА08. третья

ГРД/И70

ВхадрВ

Составитель В.Гришин

Техред M,Ìîðãåíòàë Корректор M.Демчик