Цифровой приемник дельта-модулированных сигналов многочастотных кодов
Изобретение относится к электросвязи. Цель изобретения - повышение достоверности приема путем устранения ложных срабатываний. Цифровой приемник дельтамодулированных сигналов многочастотных кодов содержит блок 1 синхронизации, четыре оперативных запоминающих устройства 2,3,4 и 5, постоянное запоминающее устройство 6, реверсивный и двоичный счетчики 7 и 8, дешифратор 9, блок 10 стробирования, элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, блок 13 объединения, блок 14 сравнения, счетчик 15 числа срабатывания , регистр 16, анализатор 17 числа срабатываний и блок 18 фиксации результата . Цель достигается последовательным перебором пороговых значений, начиная от минимального, соответствующего нижней границе рабочего диапазона уровней, с последующим сравнением пороговых значений с предварительно запомненными результатами согласованной фильтрации в каждом частотном канале в предыдущем цикле обработки. 4 ил СГ с
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (si) s Н 04 1 27/32
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР вгщр ™ ПЯя ...„:. „
Б4БЛ ТОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ (21) 4?49433/09 (22) 12.10.89 (46) 07.10.91. Бюл. М 37 (71) Центральный научно-исследовательский институт связи (72) Ю.О.Охлобыстин (53) 621.394.62 (088.8) (56) Авторское свидетельство СССР
М 1598214, кл, Н 04 Q 1/44, 1988. (54) ЦИФРОВОЙ ПРИЕМНИК ДЕЛ6ТА- МОДУЛИРОВАННЫХ СИГНАЛОВ МНОГОЧАСТОТНЫХ КОДОВ (57) Изобретение относится к электросвязи.
Цель изобретения — повышение достоверности приема путем устранения ложных срабатываний. Цифровой приемник дельтамодулированных сигналов многочастотных кодов содержит блок 1 синхронизации, че!
Ж, 1683181 А1 тыре оперативных запоминающих устройства 2,3,4 и 5, постоянное запоминающее устройство 6, реверсивный и двоичный счетчики 7 и 8, дешифратор 9, блок 10 стробирования, элемент ИЛИ 11, элемент ИСКЛ ЮЧАЮ ЩЕ Е ИЛИ 12, блок 13 обьединения, блок 14 сравнения, счетчик 15 числа срабатывания, регистр 16, анализатор 17 числа срабатываний и блок 18 фиксации результата. Цель достигается последовательным перебором пороговых значений, начиная от минимального, соответствующего нижней границе рабочего диапазона уровней, с последующим сравнением пороговых значений с предварительно запомненными результатами согласованной фильтрации в каждом частотном канале в предыдущем цикле обработки, 4 ил, Изобретение. относится к электросвязи и может быть использовано в системах передачи сигналов многочастотными кодами 2 иэ 6 (2 из 8), Цель изобретения — повышение достоверности приема путем устранения ложных срабатываний, На фиг.1 прцведена структурная электрическая схема предложенного приемника; на фиг,2 — структурная электрическая схема анализатора числа срабатываний; на фиг.3 и 4 — представлены диаграммы оаботы приемника.
Цифровой приемни : дельта-модулироВзнных сиГнзлов мноГОчастотных кОдОВ содержит блок 1 синхронизации, первые, второе, третье и четвертое оперативные запоминающие устройства ОЗУ 2,3,4 и 5, постоянное запомина)ощее устройство ПЗУ 6, реверсивнывй счет-гик 7, Дваичн„l)1счетчик 8, дешифратор 9, блок 10 стробирования, элемент ИЛИ 11, элемент ИСКЛ1ОЧАЮЩЕЕ
ИЛИ 12, блок l3 объединения, блок 14 сравнения, счетчик 15 числа срабатываний, регистр 16, анализатор 17 числа срабатываний и блОк 18 фиксации оеэультатз.
Анализатор числа срабатываний содержит первый и второй инверторы 19 и 20, элемент И 21 и Д-триггер 22.
Приемник работает следующим образом.
Сигналы многочастотного кода 2 из 6 (2 из 8), преобразованные в цифровую форму на базе дельта-модуляции с инерционным компанированием (адаптивной дельта-модуляции АДМ) поступа)от параллельно,на информационные входы пеовОГО и второГО
ОЗУ 2 и 3. Длительность одного символа х(пТ) АДМ вЂ” сигнала (фиг.36) равна периоду
Т=-f "p соответствующей тактовой частоты fo (4 показана на фиг,За), Сигналы x(n i), 1 0 (фиг,3а,б) показаны в увеличенном масштабе.
Обработка последовательности х(ОТ) ведется циклами по N символов в каждом цикле (например, можно принять N-512, что
Г)ри 4=32 к Ц соответствует Длительности
Тц одного цикла обработки 16 мс). Для обес-. печения работы в реальном масштабе времени ОЗУ 3,3 работают в противофазе— если в 1-м цикле Tq запись текущей информации производится в ОЗ У 2, To B 3Tob" MB цикле иэ ОЗУ 3 производится считывание информации, накопленной в нем в (l-1)- -м цикле и наобОрОт. Такой режим обеспечивается подачей на ОЗУ2,3 соответствующих сигналов от второй и третьей групп адресных ВыхОДОВ блока 1 синхрОниззции (его структура будет рассмотрена позднее). Для примера на фиг.3 в,г показаны наиболее высокочастотные адресные сигналы для
ОЗУ 2,3 — А 12 (фиг.3 г,) и А1э (фиг,3e) соответственно, и наиболее низкочастотные — Аа (фИГ,ÇB) И АКЗ (фИГ,Зд), а таКжЕ СИГНаЛ.
5 (й /RP (фиг.Зж) управления режимом записи — считывания для ОЗУ 2 (Π— запись, 1— считы ва н ие).
В рассмотренном варианте предусмот10 рена обработка потока х(пТ) в восьми час-,îòíûõ каналах. При этом за время одного
1-го цикла Тц обработки из ОЗУ 2 (или ОЗУ
3) 16 раз подряд производится считывание
N=512 бит сигнала x(nT), поступивших нз
15 вход устройства в предыдущем (i-1)-м цикле.
Структура сигналов на выходе ОЗУ 2,3 показана на фиг.Зз,и. Прием одной частотной составляющей производится за время (1/8)
Тц, за зто время указанные бит считываются
20 из соответствующего ОЗУ 2 или 3 раза подряд и поступают на согласованный фильтр (коррелятор), построенный на ПЗУ 6, элементе 12 ИСКЛЮЧАЮЩЕЕ ИЛИ, двоичном
8 и реверсивном 7 счетчике и дешифраторе
25 9. Работа корреляционного фильтра при приеме одной частотной составляющей заключается в вычислении величины
M — 1
30 Fi =l g х(nТ) з!дп(sln(2_#_flnТ))i+ и =О
l() — 1
+1 х(n T.)sign(cos(2жfinT))i (1) и =о где Fi — результат обработки в l-м частотном канале, В равенстве (1) подразумевается, что величины х (nT), sign (,} (знак числа) принимают значение (- l. На практике отрицательные значения отображаются логическим нулем и равенство (1) приводится к
ВИДУ
N — 1
F, =- I g (x (n T /++St (n T ) — (х (и х ) Я
45 n=o
Я5 (n Т ) ) ) + I X (х (n T )(+)
n=0
5п
,1 С (пт) — (х(пТ) ЯС (и T))) l Р) где + — операция "И СКЛ ЮЧАЮЩЕ Е
ИЛИ" (реализуется на элементе 12), à St(nT), С((пт) — последовательности значений соответствующих знаковых функций в(1), в который отрицательные значения Отображаются логическим нулем, Далее равенство (2} приводится к виду
1683181
N — 1
Scr =, х(п T}+S>(nТ} (4)
n=0 до тех пор, пока на выходе двоичного счетFI = 2(1й/2- Sci! + I N/2- Ccilj (3) чика 8 не появится число N/2, после чего где сработает дешифратор 9 и направление счета меняется на прямое. В начале второй
5 половины интервала tg — tlo двоичный счетчик 8 снова обнуляется сигналом 0з (фиг,Зк) и реверсивный счетчик 7 снова начинает работать на вычитание до тех пор, пока на выходе двоичного счетчика 8 не накопится п=о
10 число N/2, после чего направление счета
Значения 5, С для каждой частоты 1 менЯетсЯ на пРЯмое. Такой алгоритм Работы хранятся в Пзу 6 Ниже приводится пример обеспечивает ФОРМИРование на выходе Реразмещения информации в ПЗу 6. При час- версивно о счетчика 7 " концу интеРвала tg тотедискретизациидельта-модулированно- — tlo величины Е; /2, гДе Ft опРеДелЯетсЯ го сигнала x(n+32 гКц и длительности цикла Равенством (3) (при обработки 16 мс в каждом цикле обрабатыРезультат обработки на иНтервале tg— вается N-512 бит сигнала x(nT), и для каждой 1о фиксируетсЯ в блоке 10 стРобиРованиЯ, выделяемой частотной составляющей 1 в на котоРый подаетсЯ сигнал U4 (фиг.Зм) от
ПЗУ 6 должно в соответствии с выражением блока 1 синхронизации, стробирование осу (1) хранится 512х2 в однобитных весовых 20 ществлЯетсЯ пеРедним фРонтом этого сигкоэффициентов, соответствующих величи- нала. Очевидно что для того, чтобы избежать сбоев импульсы U> (фиг.Зл) разрешения усПри количестве выделяемых частот К тановки РевеРсивного счетчика 7 должны равном, например, 8, требуемый обьем ПЗу быть слег а задержаны относительно пеРеравен таким образом 512х2х8=7 кБайт. 25 дних фронтов сигнала 04 (фиг,Зм), Таким
В приведенной таблице дано содержи- обРазом, результат обРаботки на часто в т1, моетех ячеек ПЗУ, в которыххранятся веса- пРоведенный на интеРвале Ь вЂ” t o пРисУтвые коэффициенты, обеспечивающие прием ствует на выходе блока )О стробирования в частот f<, Фз (интервалы tg — t>p и t<> — t
ИСКЛЮЧАЮЩЕЕ ИЛИ 12 в первой полови- 45 инфоРмациЯ тепеРь считываетсЯ непРеРывн инте вала 9 — о из ПЗУ 6 счи ва тся . но в каждом цикле, либо из ОЗУ 4 либо иэ значения 5,(пТ) a so второй С1(пТ) и в тече ОЗУ 5 (для ОЗУ 2,3 аналогичную функцию ние каждой половины указанного интервала ыполнял элемент ИЛИ 11), Считывание считываются и значений сигнала х{пТ), íà- производитсЯ с существенно более высокой
50 частотой, чем запись. За время fo (фиг,4а);
В каждом такте работы счетчиков 7 8 Равное длительности одного символа сигразрешается лишь в том слу ае, если выход- нала х(пТ) на входе устройства, через блок ной сигнал элемента ИСКЛЮЧАЮЩЕЕ 13 обьединениЯ от одного из ОЗУ 4 и 5
ИЛИ 12 равен нулю, то есть когда значения последовательно считываютсЯ РезУльтаты и 55 обработки (01з, фиг.4б) на всех частотах, то этом в начале первой половины интервала же повторяется и в следующих интервалах из ПЗУ 6 считываются значени Я (пТ), а то, таким образом в течение одного цикла реверсивный счетчик 7 работает на в чита- Тц Результаты обработки на всех частотах в ние тактовых импульсов, что продолжается предыдущем цикле Тц считываются М вЂ” -512 раз подряд. Наиболее высокочастотный ад168318
55 ресный сигнал, подаваемый на то из ОЗУ 4 и 5, из которого в данном цикле производится считывание, показан на фиг.4в (сигнал
-1 частоты 4fo). В каждом лнтервале f> (фиг.4а) в течение оДного Цикла Тц or шестой группы адресных Выходов олока I OMHxpo низации на блок 14 сравнения поступа1от дВоичные числа, соотВетствующие Опреде ленным значениям порогов PI срабатывания, с нарастанием от минимальных значений в начале цикла Тц к максимальным значениям вконце,цикла, которые сравниваются в блоке 14 с результатами фильтрации на различных частотах (U>s, фиг.4б), поступающим в каждом интервале
fo с выхода блока 13 Обьединения, В результате сравнения формируются однобитные значения (О или 1), говорящие О наличии или отсутс вии срабатывания в каком-либо частотном канале при данном значении порога F. Подсчет числа срабатываний на каждом временном интервале fo1 (фиг.4а) производится счетчиком 15, Обнуляемым в начале каждого интервала fo1 короткими импульсами. U5 (фиг,4д), поступа1ощими с пятого тактового выхода блока 1 синхронизации. Счет производится по передним фронтам сигнала 05 (фиг,4е), подаваемого на тактовый вход счетчика 15 числа срабатываний от шестого тактового выхода блока
1 синхронизации, и происходит лишь B Tex случаях, когда на его вход разрешения счета подается высокий уровень сигнала с выхода блока 14 сравнения в текущем интервале
ht = 1/8 fo (фиг,4г). Также передними — 1 фронтами сигнала U; (фиг,4е) выходная информация блока 14 сравнения на каждом интервале то "(фиг,4а) последовательно вписывается в регистр 18, на выходе котсрого к концу каждого интервала fo (фиг,4а) будет в параллельном позиционном коде пояВляться информация О количестве и ноMGp8 частотных каналОВ, В котОрых Г1роизошло срабатывание (прием частоты) при текущем значении порога. Выходной сигнал счетчика 15 числа срабатываний поступает на информационный вход анализатора 17 числа срабатываний, тактируемый сигналом
От (фиг.4ж) подается с седьмого выхода блока 1 синхронизации. K концу интервал= f< (фиг,4а) единица появится на выходе элемента 21 И только в том слу 1ае, если на вход анализатора 17 поступает число 2 (010 в двоичной форме), л только В этом случае сработает Д-триггер 22, например, на интервале Т1 кколичество срабатываний (сигнал 011, фиг.4г) равнялось трем на частотах
f<, f 4, 5), поэтому к моменту L> стробирования число нв выходе счетчика 15 равняется трем (001), на выходе элемента И 21 нулевой сигнал и Д-триггер 22 остается в нулевом состоянии. На интервале Т2 (фиг.4е) на блок
14 сравнения от шестой группы выходов блока 1 синхронизации поступает новое значение порога Р, большее, чем на интервале Т1, и срабатывание на частоте, имевшей наиболее низкий уровень из трех(т 1,f 4,f5), устраняется. В результате к моменту t2 (фиг.4ж) на выходе счетчика 15 срабатываний присутствует число 2 (010) и Д-триггер
22 устанавливается в единичное состояние.
К этому же моменту информация о номерах двух сработавших частот (fl, fa) в виде позиционного кода присутствует на выходе регистра 16, откуда она переписывается в блок
18 фиксации результата передним фронтом выходного сигнала 017 (фиг.4з) анализатора
17 числа срабатываний, где и удерживается до Окончания текущего цикла обработки Тц, В начале каждого последующего цикла Тц блок 18 фиксации результата обнуляется коротклм импульсом с восьмого тактового выхода блока 1 синхронизации, Таким
Образом в каждом цикле обработки Тц на выхоле устройства (на выходе блока 18 фиксации результата) появляется информация о срабатывании на двух частотных составляющих входного сигнала, имеющих наибольшие уровни по сравнению с другими.
Формула изобретения
Цифровой приемник дельта-модулированных сигналов многочастотных кодов, содержащий блок синхронизации, вторая и третья группы адресных выходов которого соединены с адресными входами соответственно первого и второго Оперативных запоминающих устройств, выходы которых подключены через элементы ИЛИ к первому входуэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу постоянного запоминающего устройства, вход которого соединен с первой группой адресных выходов блока синхронизации, первый .гактовый выход которого соединен с входом начальной установки реверсивного сче-гчика, вход разрешения счета которого подключенн к выходу элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ и к выходу разрешения счета двоичного счетчика, вход установки нуля которого подключен к третьему тактовому выходу блока синхронизации, второй тактовый выход которого соединен с тактовым входом двоичного счетчика и с тактовым входом реверсивного счетчика, вход направления счета которого подключен к выходу дешифратора, входы которого подключены к соответству1ощим выходам двоичного счетчика, при этом информационные входы первого и вторагг.: оперативных запоминающих уст1683181
АЛр ес ячейки
Номер ячейки
A > Arr A О О О О 1 1 1 О О О 1 0 О О О G 511 512 1023 О о о 2048 О 1 О 0 О О О О G 2559 0 1 О О 1 ", 1 1 2560 О 1 О 1 О О О О О 256! О О 1 0 О 0 О О 1 1 1 3071 О 1 О 1 1 ройств объединены и являются входом приемника, отличающийся тем, что, с целью повышения достоверности приема путем устранения ложных срабатываний, в него введены третье и четвертое оперативные запоминающие устройства, блок объединения, блок сравнения, счетчик числа срабатываний, анализатор числа срабатываний, регистр, блок фиксации результата и блок стробирования, выходы которого соединены с попарно объединенными информационными входами третьего и четвертого оперативных запоминающих устройств, выходы которых попарно объединены и подключены ко входам блока обьединения, выходы которого подключены к информационным входам блока сравнения, выход которого соединен со входом разрешения счета счетчика числа срабатываний и информационным входом регистра, выходы которого соединены с информационными входами блока фиксации результата, первый тактовый вход которого подключен к восьмому тактовому выходу блока синхронизации, пятыЙ тактоВый ВыхОд которого со единен со входом установки нуля счетчика числа срабатываний, выходы которого подключены к информационному входу анали5 затора числа срабатываний, тактовый вход которого подключен к седьмому тактовому выходу блока синхронизации, шестой тактовый выход которого соединен с тактовым входом счетчика числа срабатываний и с 10 тактовым входом регистра, четвертая, пятая и шестая группы адресных выходов блока синхронизации соединены с адресными входами соответственно третьего оперативного запоминающего устройства, четвертого опе15 ративного запоминающего устройства и блока сравнения, четвертый тактовый выход .блока синхронизации соединен с тактовым входом блока стробирования, информационные входы которого подключены к и, 20 реверсивного счетчика, при этом выход анализатора числа срабатываний соединен со вторым тактовым входом блока фиксации результата, выходы которого являются выходами приемника. 1683181 Нрололжение таблицы Содержимое ячейки адрес ячейки А А, А 0 0 0 0 О=S/О/ 0 0 0 . 1 sign(sin(Wf, Т) ) = S (Т) 1023 1 1 1 Signicus(2l!St tT))» С ($!, T) 2048, 0 0 0 0 0 = $!(О) 0 0 1 вз 8п(вз.п(2"Ед т) ) = S (Т) 2559 1 1 1 1 в18п(в1п(2КЕЗ$11Т)) S (S1tT) 2560 0 0 ° 0 0 1 = С,/О/ 2561 0 0 0 1 в 8п(сов(2 1,Т)) = С (Т) 3071 1 Номер ячейки 511 512 1 1 1 S„ (5!!т) 0 0 0 1-C(0) 1 t в(8п(сов(2аГ $11Т)) = С ($ИТ) I 1683181 1683181 Составитель О.Геллер Редактор И,Шубане Техред M.Ìîðãåíòàë Корректор Н.Король Заказ 3422 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101
