Устройство для детектирования ошибок

 

Изобретение относится к радиоизмерительной технике. Цель изобретения - упрощение устройства. Для этого второй вход и выход четвертого сумматора 14 по модулю два соединены соответственно с,выходом третьего сумматора 3 по модулю два и входом регистра 12 сдвига. Это позволяет исключить из схемы устройства ряд блоков и элементов без снижения точности и быстродействия работы всего устройства в целом. 1 ил.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (я)ю Н 04 В 3/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ р-й упр.

У уст но тный

Таюудый

1-йynp.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4832472/09 (22) 29.05.90 (46) 30.01.92. Бюл. hL 4 (71) Нижегородский научно-исследовательский приборостроительный институт (72) К.Г.Кирьянов, В.В.Акулов и А.С, Меднов (53) 621..376.3:621.373.5(088.8) (56) Авторское свидетельство СССР

М 1573545, кл. Н 04 В 3/46, 1988. (54) УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ОШИБОК (57) Изобретение относится к радиоизмерительной технике. Цель изобретения — упрощение устройства. Для этого второй вход и выход четвертого сумматора 14 по модулю два соединены соответственно c t âûõîäîì третьего сумматора 3 по модулю два и входом регистра 12 сдвига, Это позволяет исключить иэ схемы устройства ряд блоков и элементов без снижения точности и быстродействия работы всего устройства в целом.

1 ил, 1709542

Изобретение относится к радиоизмерительной технике и может быть использовано в анализаторах ошибок (устройствах измерения верности передачи информации в цифровых трактах) при контроле каналов связи.

Детектор ошибок решает следующие задачи; формирование внутренней тестпоследовательности; синхронизация внутренней тест-последовательности с входной внешней тест-последовательностью; выделение ошибок из входной тест-последовательности путем сравнения входной внец ней и внутренней тест-последовательностей; подсчет количества ошибок счетчиком ошибок.

Тест-последовательность подается на объект контроля, с которого поступает на анализатор ошибок, для проверки качества работы объекта контроля. В качестве тест-последовательности наиболее часто используется псевдослучайная последовательность (ПСП) максимальной длины (M-. последовательность).

Известны устройства для детектирования ошибок, в которых используются систематические свойства М-последовательностей и которые позволяют достаточно точно проводить измерение количества ошибок. Всю работу таких устройств при каждой попытке входа в режим синхронизации можно разбить на три этапа: установка начального состояния, запись информации и проверка отсутствия ложной синхронизации. При успешной попытке входа в режим синхронизации устройство начинает свою основную работу — детектирование и анализ потока ошибок. За счет определения факта ложной синхронизации устройства и запрещения его работы (запрещения счета ошибок) на время, необходимое для повторной синхронизации, повышается точность измерений, так как при этом запрещается регистрация ошибок, в число которых могут входить ошибки, появившиеся на входе счетчика ошибок в результате ложной синхронизации устройства и отсутствующие во входной последовательности. Затраты времени на проверку отсутствия ложной синхронизации и (e случае необходимости) повторную синхронизацию устройства составляют Зп тактовых интервалов, где и— число разрядов (длина) регистра сдвига, в который производится запись входной информации.

Однако данные устройства характеризуются недостаточной помехоустойчивостью — невозможностью синхронизации при приеме входной внешней М-последовательности с максимальным средним по времени коэффициентом ошибок Кот.вх.макс 1(2п, так как если на этапах записи информации или проверки отсутствия ложной синхронизации во входной внешней M-после5 довательности присутствует хотя бы одна ошибка (в каком-либо из 2п битов информации), такие устройства (детекторы ошибок) возвращаются в исходное начальное состояние, при этом подсчет ошибок не произво10 дится, Наиболее близким к предлагаемому является устройство для детектирования ошибок, содержащее первый, второй.и третий сумматоры по модулю два, первый компара15 тор, первый, второй, третий и четвертый триггеры, первый и второй счетчики, первый элемент И, регистр сдвига, включающий первые и остальные разряды и элемент И, третий счетчик, четвертый сумматор по мо20 дулю два, пятый и шестой триггеры, второй компаратор, четвертый счетчик, второй элемент И. Большая помехоустойчивость позволяет использовать данное устройство при анализе входной внешней ПСП. про25 шедшей объект контроля, а также в тех случаях, когда требуются другие методы анализа тестовой ПСП, например измерение времени задержки сигнала в обьекте контроля.

30 Однако данная схема устройства детектирования ошибок является сложной.

Цель изобретения — упрощение схемы устройства для детектирования ошибок.

Поставленная цель достигается тем, что

35 в устройстве для детектирования ошибок, содержащем последовательно соединенные компаратор, первый триггер, первый сумматор по модулю два, второй сумматор по модулю два, выход которого является ус40 тановочным входом устройства, второй триггер, первый счетчик, второй вход которого является тактовым входом устройства, и третий триггер, R- exoä которого соединен с выходом второго триггера, четвертый триг45 rep, S-вход и инверсный выход которого соединены соответственно с выходом и

$-входом второго триггера, второй счетчик, элемент И, регистр сдвига, третий счетчик, третий сумматор по модулю два; пятый триг50 rep, четвертый сумматор помодулюдва, четвертый счетчик, выход которого подключен к С-входу четвертого триггера. прямой выход которого соединен с первыми входами элемента И и второго счетчика,, второй вход

55 которого соединен с выходом компаратора, вторым входом элемента И и первым входом третьего счетчика, второй вход которого соединен с первым входом четвертого счетчика, третьим входом элемента И и инверсным выходом третьего триггера, выход пятого

1709542

10

50 триггера, Ь-вход которого является информационным входом устройства, соединен с вторым входом первого сумматора по модулю два и первым входом компаратора, второй вход которого соединен с вторым входом второго сумматора по модулю два и подключен к выходу третьего сумматора по модулю два, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим выходами регистра сдвига, С-вход пятого триггера и второй вход четвертого счетчика соединены с вторым входом первого счетчика, выход элемента И соединен с первым входом четвертого сумматора по модулю два, выход 1 третьего счетчика соединен с S-входом четвертого триггера, третьи входы четвертого и, третьего счетчиков являются соответственно первым и вторым управляющими уходами устройства, второй вход и выход четвертого сумматора по модулю два соединены соответственно с выходом третьего сумматора по модулю два и входом регистра сдвига, а выход компаратора является выходом устройства.

На чертеже приведена структурная схема предлагаемого устройства, Устройство для детектирования ошибок содержит первый 1, второй 2 и третий 3 сумматоры по модулю два, компаратор 4, первый 5, второй 6, . третий 7 и четвертый

8 триггеры, первый 9 и второй 10 счетчики, элемент И 11, регистр 12 сдвига, третий счетчик 13, четвертый сумматор 14 по модулю два, пятый триггер 15 и четвертый счетчик 16.

Устройство работает следующим образом.

После включения устройства импульс синхронизации (начальной установки) устанавливает триггеры 6-8, счетчики 9,13 и 16 в исходное состояние, при котором на выходе счетчиков 9 и 16 и прямом выходе триггера 7 устанавливается "0". а на прямом выходе триггера 8 — "1". При этом на выходе триггера 6 и счетчика 13 устанавливается уровень "0", который разрешает счетчику 9 счет тактов. Модуль счета счетчика 16, равный числу m, и модуль счета счетчика 13, равный числу 1+ а, устанавливаются предварительно сигналами управления на соответствующих входах устройства, Компаратор 4 начинает сравнение входной внешней ПСП и формируемой на выходе сумматора 3 по модулю два внутренней 5

ПСП. При этом импульсы ошибок с выхода, компаратора 4 проходят на счетчик 13 ошибок и на элемент И 11, Последний открыт уровнями "1" с инверсного выхода триггера

7 и прямого выхода триггера 8. Поэтому импульсы ошибок воздействуют на регистр

12 сдвига через сумматор 14 по модулю два до тех пор, пока счетчик 9 не досчитает число тактовых импульсов до и. Если при этом в регистре 12 сдвига записывается безошибочная информация, т.е. регистр сдвига детектора ошибок входит, в синхронизм с регистром сдвига передатчика, то на следующем этапе, когда на инверсном выходе триггера 7 устанавливается "0" и разрешается счет тактов счетчику 16 и счет ошибок счетчику 13, а элемент И 11 закрыт, счетчик

13 за число тактовых периодов m при правильном выборе m и 1+ а не досчитает до своего модуля счета 1+ а(при ожидаемом распределении ошибок во входной ПСП). На выходе счетчика 16 появляется импульс, который устанавливает "0" на прямом выходе триггера 8, который закрывает элемент И 11 и разрешает счет ошибок счетчику 10. т.е третий этап синхронизации благополучно закончится. . Если на втором этапе синхронизации в .регистре 12 сдвига записана хотя бы одна ошибка, которая принята во входной ПСП, то на третьем этапе синхронизации счетчик

13 за число тактовых периодов m успевает досчитать до своего модуля счета 1+ аи положительный импульс на его выходе устанавливает схему устройства в исходное состояниее.

Такой процесс повторяется до тех пор, пока регистра 12 сдвига детектора ошибок не войдет в синхронизм с регистром сдвига передатчика. После этого устройство начинает работать как детектор ошибок входной внешней, ПСП, При нормальном функционировании устройства информация на обоих входах сумматора 2 по модулю два совпадает и поэтому на его выходе формируется "0".

Если в процессе нормального функционирования устройства происходит сбой в регистре 12 сдвига, на выходе сумматора 2 по модулю два появляются импульсы, которые, воздействуя на вход установки "0" второго триггера 6, устанавливают "0" на его выходе, начинает работать первый счетчик

9, и устройство вновь переходит к второму этапу работы при синхронизации — записи информации, затем к третьему этапу и т.д. до тех пор, пока автоматически не происходит пересинхронизация устройства. При этом процесс измерения прерывается на время, равное времени пересинхронизации устройства (и+гл+1 тактовых интервалов), а затем п родолжается.

Предлагаемое устройство становится

"универсальным" по отношению к наличию

1709542 или отсутствию связи первого разряда регистра 12 сдвига с сумматором 3 по модулю два.

Таким образом, по сравнению с известным устройством беэ ухудшения технических характеристик из предлагаемого устройства исключаются вторая схема И, шестой триггер и второй компаратор, т.е. оно становится проще.

Составитель В. Акулов

Техред M.Ìîðãåíòàë Корректор С, Черни

Редактор M. Петрова

Заказ 437 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Формула изобретения

Устройство для детектирования ошибок, содержащее последовательно соединенные компаратор, первый триггер, первый сумматор по модулю два, второй сумматор по модулю два, выход которого является установочным входом устройства, второй триггер, первый счетчик, второй вход которого является тактовым входом устройства. и третий триггер, Я-вход которого соединен с выходом второго триггера, четвертый триггер, S-вход и инверсный выход которого соединены соответственно с выходом и S-входом второго триггера, второй счетчик, элемент И, регистр сдвига, третий счетчик, третий сумматор по модулю два. пятый триггер, четвертый сумматор по мо-. дулю два, четвертый счетчик, выход которого подключен к С-входу четвертого триггера, прямой выход которого соединен с первыми входами элемента И и второго счетчика, второй вход которого соединен с выходом компаратора, вторым-входом элемента И и первым входом третьего счетчика, второй вход которого соединен. с первым входом четвертого счетчика, третьим входом элемента И и

5 инверсным выходом третьего триггера, выход пятого триггера, 0-вход которого является информационным входом устройства, соединен с вторым входом первогосумматора по модулю два и первым входом ком10 паратора, второй вход которого соединен с вторым входом второго сумматора по модулю два и подключен к выходу третьего сумматора по модулю два, первый, второй и третий входы которого соединены соответ15 ственно с первым, вторым и третьим выходами регистра сдвига, С-вход пятого триггера и второй вход четвертого счетчика соединены с вторым входом первого счетчика, выход элемента И соединен с первым

20 входом четвертого сумматора по модулю два, выход третьего счетчика соединен с

S-входом четвертого триггера, третьи входы четвертого и третьего счетчиков являются соответственно первым и вторым

25 управляющими входами устройства, о т ли ч а ю щ е е с я тем, что, с целью упрощения устройства, второй вход и выход четвертого сумматора по модулю два соединены соответственно с выходом

30 третьего сумматора по модулю два и входом регистра сдвига. а выход компаратора является выходом устройства.