Устройство для идентификации паролей пользователей

 

Изобретение относится к автоматике и вычислительной технике, в частности к системам защиты ресурсов вычислительных комплексов от несанкционированного доступа , и может быть использовано для защиты системы ввода паролей. Целью изобретения является повышение быстродействия . Устройство содержит блоки 1-4 памяти, группу цифровых компараторов 5, 6, группу регистров 7, 8, счетчики 9-16, регистр 17, триггеры 18, 19, Дешифратор 20,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 3/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4804841/24 (22) 25.01.90 (46) 30.04.92, Бюл. М 16 (71) Научно-исследовательский институт систем связи и управления Научно-производственного объединения "Квазар" (72) А.Н.Романов, О.А.Славин и M.B.Ãoëèêîâ (53) 681.327(088.8) (56) Авторское свидетельство СССР

ЛЬ 1564608, кл. G 06 F 3/02, 1987.

Авторское свидетельство СССР

N 1661814, кл, G 06 F 3/02, 1988..Я2 „, 1730615 А1 (54) УСТРОЙСТВО ДЛЯ ИДЕНТИФИКАЦИИ

ПАРОЛ ЕЙ ПОЛ ЬЗОВАТЕЛ ЕЙ (57) Изобретение относится к.автоматике и вычислительной технике, в частности к системам защиты ресурсов вычислительных комплексов от несанкционированного доступа, и может быть использовано для защи- . ты системы ввода паролей, Целью изобретения является повышение быстродействия. Устройство содержит блоки 1-4 памяти, группу цифровых компараторов 5, 6, группу регистров 7, 8, счетчики 9-16, регистр 17, триггеры 18, 19, Дешифратор 20, 1730615

40

50 группу элементов И 21, 22, элементов И 23—

39, элементы ИЛИ 40 — 49, элементы 50 — 66 задержки. Цель достигается исключением

Изобретение относится к автоматике и вычислительной технике, в частности, к системам защиты ресурсов вычислительного комплекса (ВК) от несанкционированного доступа (НСД), и может быть использовано для защиты системы ввода паролей в системах коллективного пользования, Особенность решаемой задачи состоит . в том, что пользователям автоматизированной системы управления представляются полномочия в соответствии с их паролями.

При использовании стандартных технических средств возможно хищение паролей посредством наблюдения за их вводом на клавиатуре рабочих мест (PM). В связи с этим возникает задача создания таких средств, которые бы значительно затрудняли возможность хищения кодов паролей, выбираемых на клавиатуре своих РМ, Известное устройство реализует алгоритм приема цветового пароля, заключающийся в воспроизведении на экране дисплея РМ серии цветовых гамм, причем после окончания генерации каждой гаммы пользователь должен нажать одну из разноцветных клавиш, вынесенных на дополнительный пульт и соответствующих кодам символов обычного пароля.

Недостатки данного технического решения заключаются в необходимости использования дополнительной клавиатуры, число клавиш которой растет вместе с увеличением числа цветов, применяемых для генерации цветовых гамм. Это обстоятельство приводит к увеличению времени набора пароля из-за поиска соответствующих клавиш.

Наиболее близким к изобретению является устройство, содержащее первый элемент И, первый вход которого является первым синхронизирующим входом устройства, первый триггер, единичные вход которого является вторым синхронизирующим входом устройства, а выход соединен с вторым синхронизирующим входом первого элемента И, первый элемент задержки, вход которого подключен к выходу первого элемента

И, второй элемент задержки, вход которого соединен с вторым синхронизирующим входом устройства, первый счетчик, счетный вход которого подключен к выходу первого элемента задержки, третий элемент задержки, вход которого соединен с выходом первого элемента заобращений к внешним запоминающим устройствам для чтения кодов случайных кадров. 3 ил. держки, второй элемент И, один вход которого подключен к выходу переноса первого счетчика, а другой вход соединен с выходом третьего элемента задержки, первый элемент ИЛИ, один вход которого подключен к выходу второго элемента задержки, другой вход соединен с выходом второго элемента

И, а выход первого элемента ИЛИ подключен к обнуляющему входу первого триггера, дешифратор, вход которого соединен с информационным выходом первого счетчика, группу элементов И, одни входы которых подключены к соответствующим выходам дешифратора, а другие входы соединены с выходом первого элемента И, группу регистров, информационные входы которых подключены к первому информационному входу устройства, а синхронизирующие входы соединены с выходами соответствующих элементов И группы, группу цифровых компараторов, одни информационные входы которых подключены к выходам соответствующих регистров группы, второй счетчик, обнуляющий вход которого соединен с выходом второго элемента И, второй элемент

ИЛИ, один вход которого подключен к выходу второго элемента И, четвертый элемент задержки, вход которого соединен с выходом второго элемента ИЛИ, третий элемент

И, прямой вход которого подключен к выходу переноса второго счетчика, а инверсный вход соединен с выходом четвертого элемента задержки, четвертый элемент И, один вход которого подключен к выходу переноса второго счетчика, а другой вход соединен с выходом элемента задержки, первый блок памяти, адресный вход которого подключен к информационному выходу второго счетчика, синхронизирующий вход соединен с выходом третьего элемента И, одни выходы первого блока памяти подключены к вторым информационным входам соответствующих цифровых компараторов, а другие выходы первого блока памяти являются первым информационным выходом устройства, пятый элемент задержки, вход которого соединен с выходом третьего элемента И, а выход подключен к синхронизирующим входам цифровых компараторов группы, шестой элемент задержки, вход которого соединен с выходом пятого элемента задержки, пятый элемент И, первые входы которого подключены к прямым выходам соответствующих

1730615

15

25

35

50 цифровых компараторов группы, последний вход соединен с выходом шестого элемента задержки, а выход пятого элемента И является первым синхронизирующим выходом устройства, третий элемент ИЛИ, входы которого подключены к инверсным выходам соответствующих цифровых компараторов группы, шестой элемент И, один вход которого. соединен с выходом третьего элемента

ИЛИ, другой вход подключен к выходу шестого элемента задержки, а выход шестого элемента И соединен со счетным входом второго счетчика и с другим входом второго элемента ИЛИ, третий счетчик, счетный вход которого подключен к выходу второго элемента задержки, седьмой элемент задержки, вход которого соединен с выходом второго элемента задержки, седьмой элемент И, один вход которого подключен к выходу третьего счетчика, а другой вход соединен с выходом седьмого элемента задержки, вход которого является третьим синхронизирующим входом устройства, четвертый элемент ИЛИ, первый вход которого подключен к выходу четвертого элемента И, второй вход соединен с выходом седьмого элемента И, третий вход четвертого элемента ИЛИ подключен к выходу восьмого элемента задержки, а выход четвертого элемента ИЛИ соединен с обнуляющими входами первого и третьего счетчиков, девятый элемент задержки, вход которого подключен к выходу четвертого элемента ИЛИ, четвертый счетчик, обнуляющий вход которого соединен с.третьим синхронизирующим входом устройства, а счетный вход подключен к выходу четвертого элемента ИЛИ, восьмой элемент И, один вход которого соединен с выходом переноса четвертого счетчика, другой вход подключен к выходу девятого элемента задержки, а выход восьмого элемента И является вторым синхронизирующим выходом устройства, пятый элемент ИЛИ, первый вход которого соединен с третьим синхронизирующим входом устройства,.второй вход подключен к выходу первого элемента И, а третий вход пятого элемента ИЛИ соединен с выходом второго элемента задержки.

Недостаток этого устройства заключается в невысоком быстродействии, обусловленном затратами времени на считывание кодов кадров, содержащих стохастическую информацию, с внешних. запоминающих устройств (ВЗУ).

Цель изобретения заключается в повышении быстродействия, что возможно за счет генерации кодов случайных кадров с помощью узлов и элементов устройства, Поставленная цель достигается тем, что в известное устройство, содержащее первый элемент И, первый вход которого является первым синхронизирующим входом устройства, первый триггер, единичный вход которого является вторым синхронизирующим входом устройства, а выход соединен со вторым входом первого элемента И, первый элемент задержки, вход которого подключен к выходу первого элемента И, второй элемент задержки, вход которого соединен с вторым синхронизирующим входом устройства, первый счетчик, счетный вход которого подключен к выходу первого элемента задержки, третий элемент задержки, вход которого соединен с выходом перваго элемента задержки, второй элемент И, один вход которого подключен к выходу переноса первого счетчика, а другой вход соединен с выходом третьего элемента задержки, первый элемент ИЛИ, один вход которого подключен к выходу второго элемента задержки, другой вход соединен с выходом второго элемента И, а выход первого элемента ИЛИ подключен к обнуляющему входу первого триггера, дешифратор, вход которого соединен с информационным выходом первого счетчика, группу элементов И, одни входы которых подключены к соответствующим выходам дешифратора, а другие входы соединены с выходом первого элемента И, группу регистров, информационные входы которых подключены к перво- му информационному входу устройства, а синхронизирующие входы соединены с выходами соответствующих элементов И группы, группу цифровых компараторов, одни информационные входы которых подключены к выходам соответствующих регистров

40 группы, второй счетчик, обнуляющий вход которого соединен с выходом второго элемента И, второй элемент ИЛИ, один вход которого подключен к выходу второго элемента И, четвертый элемент задержки, вход которого соединен с выходом второго элемента ИЛИ, третий элемент И, прямой вход которого подключен к выходу переноса второго счетчика, а инверсный вход соединен с выходом четвертого элемента задержки, четвертый элемент И, один вход которого подключен к выходу переноса второго счетчика, а другой вход соединен с выходом четвертого элемента задержки, первый блок памяти, адресный вход которого подключен к информационному выходу второго счетчика, синхронизирующий вход соединен с выходом третьего элемента И, одни выходь первого блока памяти подключены к вторыы информационным входам соответствующи> цифровых компараторов, а другие выходь

1730615 первого блока памяти являются первым информационным выходом устройства, пятый элемент задержки, вход которого соединен с выходом третьего элемента И, а выход подключен к синхронизирующим входам цифровых компараторов группы, шестой элемент задержки, вход которого соединен с выходом пятого элемента задержки, пятый элемент И, первые входы которого подключены к прямым выходам соответствующих цифровых компараторов группы, последний вход соединен с выходом шестого элемента задержки, а выход пятого элемента И является первым синхронизирующим выходом устройства, третий элемент ИЛИ, входы которого подключены к инверсным выходам соответствующих цифровых компараторов группы, шестой элемент И, один вход которого соединен с выходом третьего элемента

ИЛИ, другой вход подключен к выходу шестого элемента задержки, а выход шестого элемента И соединен со счетным входом второго элемента ИЛИ, третий счетчик, счетный вход которого подключен к выходу второго элемента задержки, седьмой элемент задержки, вход которого соединен с выходом второго элемента задержки, седьмой элемент И, один вход которого подключен к выходу третьего счетчика, а другой вход соединен с выходом седьмого элемента задержки, вход которого является третьим синхронизирующим входом устройства, четвертый элемент ИЛИ, первый вход которого подключен к выходу четвертого элемента И, второй вход соединен с выходом седьмого элемента И, третий вход четвертого элемента ИЛИ подключен к выходу восьмого элемента задержки, а выход четвертого элемента ИЛИ соединен с обнуляющими входами первого и третьего счетчиков, девятый элемент задержки, вход которого подключен к выходу четвертого элемента ИЛИ, четвертый счетчик, обнуляющий вход которого соединен с третьим синхронизирующим входом устройства, а счетный вход подключен к выходу четвертого элемента ИЛИ, восьмой элемент И, один вход которого соединен с выходом переноса четвертого счетчика, другой вход подключен к выходу девятого элемента задержки, а выход восьмого элемента И является вторым синхронизирующим выходом устройства, пятый элемент ИЛИ, первый вход которого соединен с третьим синхронизирующим входом устройства, второй вход подключен к выходу первого элемента И, а третий вход пятого элемента ИЛИ соединен с выходом второго элемента задержки введены шестой элемент ИЛИ, один вход которого соединен с выходом пятого элемента

ИЛИ, седьмой элемент ИЛИ, вход которого подключен к выходу пятого элемента ИЛИ, пятый счетчик, обнуляющий вход которого соединен с выходом шестого элемента

ИЛИ, шестой счетчик, обнуляющий вход которого подключен к выходу седьмого элемента ИЛИ, десятый элемент задержки, вход которого соединен с выходом пятого элемента ИЛИ, восьмой элемент ИЛИ, первый вход которого подключен к выходу десятого элемента задержки, второй блок памяти, адресный вход которого является вторым информационным входом устройства, а синхронизирующий вход соединен с выходом восьмого элемента ИЛИ, одиннадцатый элемент задержки, вход которого подключен к выходу восьмого элемента

ИЛИ, регистр, информационный вход которого соединен с выходом второго блока памяти, а синхронизирующий вход подключен к выходу одиннадцатого элемента задержки, двенадцатый элемент задержки, вход которого соединен с выходом одиннадцатого элемента задержки, девятый элемент ИЛИ, один вход которого подключен к выходудвенадцатого элемента задержки, третий блок памяти, информационный вход которого соединен с первыми входами регистра, адресный вход подключен к выходу пятого счетчика, а синхронизирующий вход третьего блока памяти соединен с выходом девятого элемента ИЛИ, тринадцатый элемент задержки, вход которого подключен к выходу девятого элемента ИЛИ, а выход соединен со счетным входом пятого и шестого счетчиков, четырнадцатый элемент задержки, вход которого подключен к выходу тринадцатого элемента задержки, девятый элемент И, один вход которого соединен с выходом переноса шестого счетчика, другой вход подключен к выходу четырнадцатого элемента задержки, а выход девятого элемента И соединен с другим входом седьмого элемента ИЛИ, десятый элемент И, прямой вход которого подключен к выходу четырнадцатого элемента задержки, инверсный вход соединен с выходом переноса шестого счетчика, а выход десятого элемента И подключен к другому входу девятого элемента

ИЛИ, одиннадцатый элемент И, один вход которого соединен с выходом переноса пятого счетчика, а другой вход подключен к выходу девятого элемента И, двенадцатый элемент И, прямой вход которого соединен с выходом девятого элемента И, инверсный вход подключен к выходу переноса пятого счетчика, а выход двенадцатого элемента И соединен со вторым входом восьмого элемента ИЛИ, тринадцатый элемент И, один вход которого подключен к последнему вы f730615

5

55 ходу регистра, а другой вход соединен с выходом девятого элемента ИЛИ, второй триггер, обнуляющий вход которого подключен к выходу пятого элемента ИЛИ, единичный вход соединен с выходом тринадцатого элемента И, а выход второго триггера подключен к третьему входу первого элемента И, седьмой счетчик, обнуляющий вход которого соединен с выходом одиннадцатого элемента И, восьмой счетчик, обнуляющий вход которого подключен к выходу пятого элемента ИЛИ, пятнадцатый элемент задержки, вход которого соединен с выходом одиннадцатого элемента И, десятый элемент ИЛИ, один вход которого подключен к выходу пятнадцатого элемента задержки, шестнадцатый элемент задержки, вход которого соединен с выходом десятого элемента ИЛИ, а выход подключен к счетным. входам седьмого и восьмого счетчиков, семнадцатый элемент задержки, вход которого соединен с выходом шестнадцатого элемента задержки, четырнадцатый элемент И, прямой вход которого подключен к выходу семнадцатого элемента задержки, инверсный вход соединен с выходом переноса седьмого счетчика, а выход четырнадцатого элемента И подключен к другому входу десятого элемента ИЛИ, пятнадцатый элемент И, один вход которого соединен с выходом семнадцатого элемента задержки, а другой вход подключен к выходу переноса седьмого счетчика, шестнадцатый элемент

И, один вход которого соединен с выходом пятнадцатого элемента И, другой вход подключен к выходу переноса восьмого счетчика, а выход шестнадцатого элемента И является третьим синхронизирующим выходом устройства, семнадцатый элемент И, прямой вход которого соединен с выходом пятнадцатого элемента И, инверсный вход подключен к выходу переноса .восьмого счетчика, а выход семнадцатого элемента И соединен с третьим входом восьмого элемента ИЛИ, и с другим входом шестого элемента ИЛИ, четвертый блок памяти, первый адресный вход которого подключен к выходу восьмого счетчика, второй адресный вход является третьим информационным входом устройства, информационные входы блока памяти соединены с соответствующими информационными выходами третьего блока памяти, синхронизирующий вход четвертого блока памяти подключен к выходу десятого элемента ИЛИ, а информационный выход четвертого блока памяти является вторым информационным выходом устройства.

В основу построения устройства положены следующие соображения.

Как и в случае прототипа, пользователю предъявляется на экране дисплея РМ серия кадров, содержащих стохастическую информацию, причем каждый из кадров может содержать или не содержать отметку, т.е. определенную информацию, заранее сообщенную пользователю. Если кадр отмечен, то пользователь вводит очередной символ своего пароля. В противном случае нажимается произвольная клавиша, код которой игнорируется устройством. Таким образом накапливаются символы вводимого пароля.

С точки зрения наблюдателя, не знающего отметки, при различных попытках ввода пароля один и тот же пользователь вводит различные последовательности символов, поскольку символы пароля перемежаются случайными символами, число которых зависит оттипа и последовательности воспроизводимых кадров.

После окончания приема пароля W происходит его сравнение с кодами паролей зарегистрированных пользователей. Если код W совпал с одним из кодов зарегистрированных паролей Pi, то пользователю предоставляются полномочия для работы в системе в соответствии с кодом П строки матрицы полномочий, в противном случае попытка ввода пароля считается израсходованной. Если пользователь совершил несколько неудачных попыток ввода пароля, то формируется сигнал о попытке НСД.

Рассмотрим более подробно алгоритм генерации одного из случайных кадров, воспроизводимых на экране дисплея РМ пользователя с помощью адаптера, поддерживающего графический режим в 256 цветов. Такой адаптер поддерживает отображение графического буфера, состоящего из Кмакс строк, Смаке столбцов, причем каждый из пикселов (наименьших графических элементов) задается восьмиразрядным кодом (байтом).

Формируемые кадры разбивают экран на одинаковые прямоугольные области, каждая из которых является пересечением гмакс сТроК и !мэка столбцов и закрашена однородным цветом, код которого равен F.

Цвета, число которых может достигать 256, прямоугольников выбираются случайно. Некоторые из цветов символизируют отметку всего кадра, т.е. кадр считается отмеченным, если некоторый из его прямоугольников закрашен цветом, входящим в заранее составленный набор отметок.

Перед началом формирования кадра обнуляют номер R текущей строки кадра.

Перед началом формирования текущей строки А кадра К обнуляется номер С теку1730615

12 щего пиксела строки. В строке А будет ровно

Смакс/)макс РаВНООКРаШЕННЫХ ОТРЕЗКОВ, СОответствующих числу прямоугольников в одной горизонтальной полоске.

Перед началом формирования текущего отрезка стоки А определяют некоторое случайное число (. С помощью кода (выбирают код цвета текущего отрезка F = F(() и код отметки отрезка 0 = 0 (().

Далее записывают F в элементы памяти, соответствующие пикселам текущего отрезка, т.е, пикселам текущей строки с номерами

С, С+1, ..., C+j»Kc-1. После этого С увеличивается на ширину прямоугольника j»Kc, и в случае, когда строка А еще не сформирована, закрашивается случайным цветом новый отрезок строки А, Если строка А сформирована, то она записывается в элементы памяти, соответствующие строкам кадра К с номерами R, R+1, ..., R+rMaKc-1. После этого R увеличивается на высоту прямоугольника r»«, и в случае, когда кадр К еще не сформирован, порождается новая полоска случайно окрашенных прямоугольниковв.

Готовый кадр считается отмеченным, если в него входит хотя бы один прямоугольник, отметка 0 которого не нулевая, и не отмечен ным в п рати вном случае.

На фиг. 1 представлена структурная схема устройства; на фиг, 2 — схема примера конструктивного исполнения блока памяти; на фиг. 3 — схема примера конструктивного исполнения блока памяти.

Устройство (фиг, 1) содержит первый 1, второй 2, третий 3 и четвертый 4 блоки памяти (БП), группу 5, 6 цифровых компараторов (ЦК), группу 7, 8 регистров, первый 9, второй

10, третий 11, четвертый 12, пятый 13, шестой 14, седьмой 15 и восьмой 16 суммирующие счетчики, регистр 17, первый 18 и второй 19 триггеры, дешифратор 20, группу

21, 22 элементов И, первый 23, второй 24, третий 25, четвертый 26, пятый 27, шестой

28, седьмой 29, восьмой 30, девятый 31, десятый 32, одиннадцатый 33, двенадцатый 34, тринадцатый 35, четырнадцатый 36, пятнадцатый 37, шестнадцатый 38 и семнадцатый

39 элементы И, первый 40, второй 41, третий

42, четвертый 43, пятый 44, шестой 45, седьмой 46, восьмой 47. девятый 48 и десятый 49 элементы ИЛИ, первый 50, второй 51, третий

52, четвертый 53, пятый 54, шестой 55, седьмой 56, восьмой 57, девятый 58, десятый 59, одиннадцатый 60, двенадцатый 61, тринадцатый 62, четырнадцатый 63, пятнадцатый

64, шестнадцатый 65 и семнадцатый 66 элементы задержки (ЭЗ). Кроме того, на фиг, 1 показаны первый 67, второй 68 и третий 69 информационные входы, первый 70, второй

С1Сг ... С В ...Вм, где С вЂ” байт пароля зарегистрированного пользователя;

 — байт строки матрицы полномочий;

1 — длина пароля; м — длина строки матрицы полномочий.

БП 2 выполнен в виде ППЗУ и содержит коды вида

F>Fz.. Fs Й где F>Fz...F8 — код, являющийся преобразованием входного для БП2 байта и соответствующий коду окраски области экрана;

71 и третий 72 синхронизирующие входы, первый 73 и второй 74 информационные выходы, первый 75, второй 76 и третий 77 синхронизирующие выходы устройства.

5 БП 3 (фиг, 2) содержит группу 78, 79 регистров, дешифратор 80, группу 81, 82 элементов И, ЭЗ 83. Также на фиг. 2 показаны адресный вход 84, информационный вход 85, синхронизирующий вход 86 и информацион10 ные выходы 87, 88 третьего БП, БП 4 (фиг. 3) содержит матрицу 89-92 регистров, матрицу 93 — 96 элементов И, первый 97 и второй 98 дешифраторы, группу 99, 100 элементов И, группу 101 элементов ИЛИ

15 и ЭЗ 102, Также на фиг. 3 показаны первый

103 и второй 104 адресные входы, информационные входы 105, 106, синхронизирующий вход 107 и информационный выход 108 четвертого блока памяти.

20 Разрядность элементов; входящих в ограничительную часть устройства, описана в известном устройстве. Разрядность оставшихся элементов выбирается следующим образом.

25 Разрядность счетчика 13 равна ((1оЦг См кс)+ 1), счетчика 14 — ((log2 R»Kc)+

+ 1), счетчика 15 — ((!ояг Гмакс) + 1), счетчика

16 — ((I092 RMGKc) + 1). Входная шина БП 2 восьмиразрядна, выходная девятиразряд30 на, регистр 17 девятиразрядный, первые восемь разрядов содержимого этого регистра попадают на адресный вход БП 3, а девятЫй РаЗРЯД вЂ” На ВХОД ЭЛЕМЕНта 35 И. Смакс восьмиразрядных шин ПБ 3 связаны с таким

35 же числом информационных входов БП 4.

БП 3 предназначается для последовательной записи байтов в См>«регистров 78, 79. МатрИцЫ БП 4 СОдЕржат Вмакс СтрОК И

Смакс столбЦов. БП 4 пРеДназначен ДлЯ по40 следовательной записи строк, состоящих из

Смаас байт, В СТРОКИ МатРИЦЫ РЕГИСТРОВ 89—

92 и для чтения содержимого одного из этих регистров.

БП 1 выполнен в виде ППЗУ и содержит

45 слова вида

1730615

0 — признак отмеченности кода цвета

F1Fz ..Fs, Обязанности смены информации в

БГ1 1 и БП 2 и оповещения пользователей об изменениях лежит на администраторе системы.

Все узлы и элементы устройства выполнены на стандартных потенциально-импульсных элементах.

Информационный вход 69 устройства должен быть постоянно соединен во время работы устройства с датчиком псевдослучайных чисел системы или его программным имитатором.

БП 3 работает следующим образом.

При появлении импульса 0 на синхронизирующем входе 86 (фиг, 2) и формировании байта! на информационном входе 85 и адресного слова А на адресном входе 84 дешифратор 80 возбуждает высокое значение потенциала на своем выходе, соответствующем коду А. Тем самым импульс U<„ задержанный на ЭЗ 83 на время дешифрации проходит через соответствующий элемент И группы 81, 82 на вход связанного с ним регистра группы 78, 79, B результате байт информации! запишется в регистр, соответствующий коду адреса А, На информационных выходах БП 3 присутствует код накопленной к настоящему времени части строки, хранящийся в регистрах 78, 79.

БП 4 работает следующим образом.

При появлении импульса U< на синхронизирующем входе 107 (фиг. 3) и формировании кода строки S на информационных входах 105, l06 и адресного слова А1 на адресном входе 103 дешифратор 97 возбуждает высокое значение потенциала на своем выходе, соответствующем коду А, Тем самым импульс Uc, задержанный на ЭЗ 102 на время дешифрации, проходит через соответствующий элемент И группы 99, 100 на входы связанных с ним регистров матрицы

89 — 92. В результате код S строки запишется в строку матрицы 89 — 92 регистров, соответствующую коду А, Если на адресном входе

104 сформулировано адресное слово А, то дешифратор 98 возбуждает высокое значение потенциала на своем выходе, соответствующем А . Вследствие этого на информационном выходе 108 через соответствующие элементы И матрицы 93, 94, 95, 96 и группу 101 элементов ИЛИ проходит содержимое регистра, определяемое числом

А2. Изменением адреса А2 осуществляется последовательное чтение пикселов кадра, хранящегося в БП 4. Отметим, что после завершения работы устройства БП 4 может использоваться в качестве дополнительной памяти РМ.

Устройство работает следующим образом.

После приема устройством импульса

U ус», поступившего на синхронизирующий

5 вход 72, этот импульс обнуляет содержимое всех триггеров и счетчиков. Также импульс

U ñ ê», задерживаясь на ЭЗ 57 на время обнуления, проходит через элемент ИЛИ 43 на счетный вход счетчика 12, устанавливая тем

10 самым его содержимое равным единице.

Далее в известном устройстве осуществляется формирование случайного адреса кадра и выдача сигнала прерывания (СПР)

ВК, после приема которого ВК организует

15 считывание этого кадра, его отображение на экране и посылку импульса готовности U» на синхронизирующий вход 71 устройства, Одновременно известное устройство определяет признак 0 отмеченности кадра, 20 заключающийся в наличии или отсутствии высокого значения потенциала на третьем входе элемента И 23.

Импульс U», попадая на единичный вход триггера 18, подает высокий потенциал на

25 второй вход элемента И 23. Если кадр был отмечен, то элемент И 23 открывается для прохождения через него импульсов, В противном случае прием устройством импульсов с синхронизирующего входа 70

30 блокируется и нажатие пользователем произвольных клавиш игнорируется.

В случае воспроизведения отмеченного кадра после формирования кода Wm нажатой клавиши, т.е. очередного байта пароля, 35 и прихода на синхронизирующий вход 70 импульса О, готовности этого байта импульс

Uc проходит через тот из элементов И группы 21, 22, на входе которого присутствует высокое значение потенциала, переданное

40 с одного из выходов дешифратора 20, соответствующего содержимому m счетчика 9, обнуленного перед началом ввода пароля, Т.е. код Wm, сформированный на информационном входе 67 устройства, записывается

45 в очередной свободный регистр группы 7, 8, после чего содержимое m счетчика 9 увеличивается на единицу вследствие попадания на счетный вход этого счетчика импульса U<, задержанного на ЭЗ 50 на время записи

50 информации в регистр. Таким образом происходит последовательное накопление байтов кода пароля W в группе 7, 8 регистров.

Если в регистры 7,,8 были записаны все

55 символов пароля,.то на выходе переноса счетчика 9 образуется высокое значение потенциала, разрешающее прохождение через элемент И 24 импульса 0 . задержанного íà 33 52 на время модификации содержимого счетчика 9, и формирование на

1730615

16 выходе элемента И 24 импульса U> счетчика приема пароля.

Импульс Up, прошедший через элемент

ИЛИ 40 на обнуляющий вход триггера 18, перебрасывает его нулевое состояние, что 5 запрещает прием новых импульсов О . Далее импульс Uc организует циклическое сравнение принятого кода пароля W с кодами Р паролей, хранящихся в БП 1. Указателем на очередной пароль служит 10 содержимое счетчика 10, обнуленное импульсом Up. Затем импульс Up, прошедший через элемент ИЛИ 41 и задержанный на ЭЗ

53 на время обнуления счетчика 10, проходит через элемент И 25, поскольку l не до- 15 стигло предельного значения !ма»с, образуя на его выходе первый импульс Оь Этот импульс, попадая на синхронизирующий вход

БП 1, обеспечивает считывание из него кода очередного проверяемого пароля Рь Байты 20

Р сравниваются с байтами W в группе ЦК 5, 6 с помощью импульса Оь задержанного на

ЭЗ 54 на время срабатывания БП 1. Импульс с выхода ЭЗ 54, будучи задержанным на ЭЗ

55 на время сравнения, попадает на входы 25 элементов И 27 и 28 и проходит через элемент И 27 (в случае совпадения Р и W), либо через элемент И 28 в противном случае. Если коды Pi u W совпали, то на синхронизирующем выходе 75 устройства образуется 30 импульс, используемый в качестве СПР ВК, после приема которого ВК представляет пользователю полномочия для работы в соответствии с кодом Пь сформированном на информационном выходе 73 устройства. Ес- 35 ли же коды PI u W различаются, то импульс с выхода элемента И 28 организует увеличение на единицу содержимого i счетчика 10, формирование нового импульса Ц и сравнение кода W с кодом нового пароля Pl анало- 40 гично указанному.

В случае, когда l достигло своего предельного значения i> »c, что соответствует отсутствию кода W среди кодов зарегистрированных паролей, образуется не импульс 45 цикла Оь а импульс на выходе элемента И

26, который обеспечивает повторение приема пароля аналогично указанному. Кроме того, импульс с выхода элемента И 26 увеличивает на единицу содержимое счетчика 12, 50 равное числу использованных попыток ввода пароля, Если это число достигло своего предела, то импульс с выхода элемента И 26; задержанный на ЭЗ 58 на время модификации содержимого счетчика 12, проходит че- 55 рез элемент И 30, образуя на его выходе импульс, служащий СПР ВК, после приема которого BK предпринимает действия по обнаружению лица, совершившего попытку

НСД, Каждый кадр удерживается на экране дисплея PM в течение определенного времени, определяемого задержкой на ЭЗ 51 импульса О», вызывающего процессы воспроизведения нового кадра и увеличения содержимого счетчика 11, равного числу кадров, воспроизведенных во время одной попытки ввода пароля. Если счетчик 11 переполняется, то модифицируется число попыток ввода пароля, В случае, когда предельное число 0 попыток ввода пароля не исчерпано, процесс ввода пароля повторяется.

Таким образом, работа устройства завершается либо предоставлением пользователю необходимых полномочий, либо фиксацией попытки НСД.

Процесс формирования кадра, полученного закраской в случайные цвета прямоугольников, порожденных разбиением экрана равномерной сеткой, реализуется следующим образом. Процесс формирования кадра инициируется импульсом Оф, являющимся результатом прохождения через элемент ИЛИ 44 одного иэ импульсов Uäóc», О» Uc.

Импульс Оф обнуляет содержимое С счетчика 13, проходя через элемент ИЛИ 45, содержимое j счетчика 14 — проходя через элемент ИЛИ 46, содержимое R счетчика 16 и содержимое 0 триггера 19 — попадая на соответствующие входы. Задерживаясь на

ЭЗ 59 на время срабатывания перечисленных элементов, импульс Оф попадает на синхронизирующий вход БП 2, проходя через элемент ИЛИ 47, Поскольку на адресном входе БП 2 присутствует код псевдослучайного числа, то на выходе БП 2 формируется случайный код цвета F и признак 0отметки этого цвета. Коды F и 0 записываются в регистр 17 с помощью импульса Up, образованного на выходе элемента ИЛИ 47 и задержанного на ЭЗ 60 на время срабатывания БП

2. После этого импульс UF, задержанный на

ЭЗ 61 на время записи в регистр и прошедший через элемент ИЛИ 48, записывает код цвета F в регистр с номером С в БП 3, так как на адресном входе 84 БП 3 присутствует код

С. Если код 0 ненулевой, то импульс UF проходит через элемент И 35 и перебрасывает в единичное состояние триггер 19. В противном случае содержимое 0 триггера 19 не меняется.

Задержанный на ЭЗ 62 на время модификации содержимого БП 3 импульс UF попадает на счетные входы счетчиков 13 и 14 и увеличивает на единицу значение каждого из кодов С и j, Также импульс UF, задержанный на ЭЗ 63 на время счета в счетчиках 13

1730615

5

25

30 выходах 87, 88 БП 3. Задерживаясь íà ЭЗ 65 35 на время срабатывания БП 4, импульс Us, образованный на выходе элемента ИЛИ 49, 55 и 14, проходит через один из элементов И 31 и 32. Если на выходе переноса счетчика 14 присутствует низкое значение потенциала, т.е. код был записан в БП 3 менее чем jMa c раз, то на выходе элемента И 32 образуется импульс, проходящий через элемент ИЛИ 48 и обеспечивающий новую запись кода F в БП

3 и модификацию содержимого счетчиков 13 и 14. Таким образом в БП 3 будет записана

)ма«кодов F. После этого на выходе элемента И 31 образуется импульс Uj, который, проходя через элемент ИЛИ 46, обнуляет содержимое j счетчика 14. Кроме того, импульс U проходит через один из элементов

И 33 и 34. Если на выходе переноса счетчика

13 присутствует низкое значение потенциала, т.е. строка в БП 3 еще не сформирована, то импульс, образованный на выходе элемента И 34, проходит через элемент ИЛИ 47, порождая на выходе этого элемента новый импульс Up, который обеспечивает запись новых ) «байтов в БП 3 аналогично указанному.

В противном случае, соответствующем заполнению БП 3, на выходе элемента И 33 образуется импульс UcT, попадающий на обнуляющий вход счетчика 15, обнуляя тем самым его содержимое r. Импульс Uc, задержанный на ЭЗ 64 на время срабатывания счетчика 15, проходит через элемент

ИЛИ 49 на синхронизирующий вход 107 БП

4, обеспечивая запись в R-ю строку матрицу

89 — 92 кода строки S, сформулированной на попадает на счетные входы счетчиков 15 и

16, увеличивая тем самым на единицу значение каждого из кодов r и R, После этого импульс Us, задержанный на ЭЗ 66 на время счета, проходит через один из элементов И

36 и 37. Если на выходе переноса счетчика

15 присутствует низкое значение потенциала, т.е. строка S была записана в БП 4, менее чем гма«раз, то образуется импульс на выходе элемента И 36, который проходит через элемент ИЛИ 49, порождая новый импульс

Us, обеспечивающий новую запись строки S в БП 4 аналогично указанному выше. B противном случае образуется импульс UR на выходе элемента И 37. Если в БП 4 было записано ровно RMaxc строк, то на выходе переноса счетчика 16 формируется высокое значение потенциала, разрешающее прохождение импульса UR через элемент И 38 на синхронизирующий выход 77 устройства.

Импульс на выходе 77 применяется в качестве СПР ВК, после приема которого ВК, используя вход 69 устройства, считывает код

50 кадра из БП 4. Признаком отмеченности кадра является содержимое 0 триггера 19.

В случае, когда R меньше RMaKc, т.е, БП 4 не заполнен, в дополнение к описанным процессам импульс UR проходит через элемент И 39 и элементы ИЛИ 45 и 47. В результате этого содержимое С счетчика 13 обнуляется, а на выходе элемента ИЛИ 47 образуется импульс 0р, начинающий формирование новой строки в БП 3 аналогично указанному.

Таким образом, введение дополнительных узлов и элементов позволяет существенно повысить быстродействие устройства за счет исключения обращения к ВЗУ;

Чтение и воспроизведение графического кадра, хранящегося в виде отдельного набора данных на магнитном диске типа

"Винчестер" для персональной ЭВМ, выполняющей роль интеллектуального рабочего места, занимает 2-3 с, в то время как формирование кадра данного устройства требует не более 1,5 с, Кроме того, предлагаемое устройство не занимает пространство на

ВЗУ и предоставляет в распоряжение пользователя дополнительный блок оперативной памяти, Формула изобретения

Устройство для идентификации паролей пользователей, содержащее первый и второй блоки памяти, группу цифровых компараторов, группу регистров, с первого по пятый счетчики, первый триггер, дешифратор, группу элементов И, первый, третий, пятый и шестой элементы И, с первого по девятый элементы ИЛИ, с первого по одиннадцатый элементы задержки, причем первый вход первого элемента И является первым синхронизирующим входом устройства, информационные входы группы регистров являются первым информационным входом устройства, единичный вход первого триггера является вторым синхронизирующим входом устройства, выход пятого элемента И является первым синхронизирующим выходом устройства, последние выходы первого блока памяти являются первым информационным выходом устройства, вход первого элемента задержки соединен с выходом первого элемента И, одни входы элементов И группы подключены к выходу первого элемента И, другие входы элементов И группы соединены с соответствующими выходами дешифратора, счетный вход первого счетчика подключен к выходу первого элемента задержки, информационный выход первого счетчика соединен с входом дешифратора, выходы элементов И группы подключены к синхронизирующим входам соответствующих регистров группы, одни информационные входы цифровых

1730615

20 компараторов соединены с выходами соответствующих регистров группы, другие информационные входы цифровых компараторов подключены к соответствующим выходам первого блока памяти, прямые выходы цифровых компараторов соединены с одними входами пятого элемента И, инверсные выходы цифровых компараторов подключены к соответствующим входам третьего элемента ИЛИ, другой вход пятого элемента И соединен с выходом шестого элемента задержки, один вход шестого элемента И подключен к выходу третьего элемента ИЛИ, другой вход шестого элемента

И соединен с выходом шестого элемента задержки, адресный вход первого блока памяти соединен с информационным выходом второго счетчика, вход второго элемента задержки подключен к второму синхронизирующему входу устройства, первый вход первого элемента ИЛИ соединен с выходом второго элемента задержки, обнуляющий вход первого триггера подключен к выходу первого элемента ИЛИ, второй вход первого элемента И соединен с выходом первого триггера, счетный вход третьего счетчика подключен к выходу второго элемента задержки, вход восьмого элемента задержки соединен с третьим синхронизирующим входом устройства и входом сброса четвертого счетчика, первый вход четвертого элемента ИЛИ подключен к выходу восьмого элемента задержки, выход четвертого элемента ИЛИ соединен со счетным входом четвертого счетчика, выход пятого элемента задержки подключен к синхронизирующим входам цифровых компараторов и входу шестого элемента задержки, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия, в устройство введены третий и четвертый блоки памяти; регистр, пятый — восьмой счетчики, второй триггер, второй, третий, четвертый, седьмой-семнадцатый элементы

И, десятый элемент ИЛИ, двенадцатый-семнадцатый элементы задержки, причем адресный вход второго блока памяти является вторым информационным входом устройства, второй адресный вход четвертого блока памяти является третьим информационным входом устройства, выход восьмого элемента И является вторым синхронизирующим выходом устройства, выход шестнадцатого элемента И является третьим синхронизирующим выходом устройства, информационный выход четвертого блока памяти является вторым информационным выходом устройства, вход третьего элемента задержки соединен с выходом первого элемента задержки, один вход второго элемента ИЛИ подключен к выходу шестого элемента И, выход второго элемента ИЛИ соединен с входом четвертого элемента задержки, один вход второго элемента И подключен к выходу переноса первого счетчика, другой вход

5 второго элемента И соединен с выходом третьего элемента задержки, выход второго элемента И подключен к другим входам первого и второго элементов ИЛИ и обнуляющему входу второго счетчика, выход переноса

55 второго счетчика соединен с инверсным входом третьего элемента И и одним входом четвертого элемента И, выход четвертого элемента задержки подключен к прямому входу третьего элемента И и другому входу четвертого элемента И, выход третьего элемента И соединен с синхронизирующим входом первого блока памяти и входом пятого элемента задержки, выход четвертого элемента И подключен к второму входу четвертого элемента ИЛИ, выход седьмого элемента И соединен с третьим входом четвертого элемента ИЛИ, вход седьмого элемента задержки подключен к выходу второго элемента задержки, выход седьмого элемента задержки соединен с одним входом седьмого элемента И, другой вход которого подключен к выходу переноса третьего счетчика, обнуляющий вход первого счетчика соединен с выходом четвертого элемента ИЛИ и входом девятого элемента задержки, один вход восьмого элемента И соединен с выходом девятого элемента задержки, другой вход восьмого элемента И подключен к выходу переноса четвертого счетчика, первый вход пятого элемента ИЛИ соединен с выходом первого элемента И, второй вход пятого элемента ИЛИ подключен к выходу второго элемента задержки, третий вход пятого элемента ИЛИ соединен с третьим синхронизирующим входом устройства, выход пятого элемента ИЛИ подключен к обнуляющему входу восьмого счетчика, к обнуляющему входу второго триггера.,к первым входам шестого и седьмого элементов ИЛИ и входу десятого элемента задержки, выход которого соединен с первым входом восьмого элемента ИЛИ, выход шестого элемента ИЛИ подключен к обнуляющему входу пятого счетчика, выход седьмого элемента ИЛИ соединен с обнуляющим входом шестого счетчика, информационный выход пятого счетчика подключен к адресному входу третьего блока памяти, выход переноса пятого счетчика соединен с одним входом одиннадцатого элемента И и инверсным входом двенадцатого элемента И, выход переноса шестого счетчика подключен к одному входу девятого элемента И и инверсному входу десятого элемента И, выход девятого элемента И соединен с другим входом седь1730615

Ин

87

Адр.

Со я

PEDA

88 мого элемента ИЛИ, с другим входом одиннадцатого элемента И и прямым входом двенадцатого элемента И, выход десятого элемента И подключен к одному входу девятого элемента ИЛИ, выход которого соеди- 5 нен с синхронизирующим входом третьего блока памяти, с одним входом тринадцатого элемента И и входом тринадцатого элемента задержки, выход которого подключен к входу четырнадцатого элемента задержки и 10 счетным входам пятого и шестого счетчиков, выход четырнадцатого элемента задержки соединен с другим входом девятого элемента И и прямым входом десятого элемента И, выход одиннадцатого элемента И подклю- 15 чен к входу пятнадцатого элемента задержки и обнуляющему входу седьмого счетчика, выход двенадцатого элемента И соединен с вторым входом восьмого элемента ИЛИ, выход которого подключен к синхронизирую- 20 щему входу второго блока памяти и входу одиннадцатого элемента И задержки, информационный выход второго блока памяти. соединен с информационным входом регистра, выход одиннадцатого элемента задер- 25 жки подключен к синхронизирующему входу регистра и входу двенадцатого элемента задержки, один выход регистра соединен с другим входом тринадцатого элемента И, другие выходы регистра подключены к инфор- 30 мационному входу третьего блока памяти, выход двенадцатого элемента задержки соединен с другим входом девятого элемента

ИЛИ, информационные выходы третьего блока памяти подключены к соответствую- 35 щим информационным входам четвертого блока памяти, информационный выход восьмого счетчика соединен с первым адресным входом четвертого блока памяти, выход пятнадцатого элемента задержки подключен к первому входу десятого элемента ИЛИ, выход которого соединен с входом шестнадцатого элемента задержки и синхронизирующим входом четвертого блока памяти, выход шестнадцатого элемента задержки подключен к входу семнадцатого элемента задержки и счетным входам седьмого и восьмого счетчиков, выход переноса седьмого счетчика соединен с инверсным входом четырнадцатого элемента И и одним входом пятнадцатого элемента И, выход семнадцатого элемента задержки подключен к прямому входу четырнадцатого элемента И и другому входу пятнадцатого элемента И, выход четырнадцатого элемента И соединен с другим входом десятого элемента ИЛИ, выход переноса восьмого счетчика подключен к одному входу шестнадцатого элемента И и инверсному входу семнадцатого элемента

И, выход пятнадцатого элемента И соединен с другим входом шестнадцатого элемента И и прямым входом семнадцатого элемента И, выход которого подключен к третьему входу восьмого элемента ИЛИ и другому входу шестого элемента ИЛИ, выход тринадцатого элемента И соединен с единичным входом второго триггера, выход которого подключен к третьему входу первого элемента И, счетный вход второго счетчика подключен к выходу шестого элемента И, обнуляющий вход третьего соединен с выходом четвертого элемента ИЛИ, 1730615

Составитель И.Шкрадюк

Тех ред М.Моргентал Корректор Н Ревская

Редактор Н.Швыдкая

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1512 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5