Устройство для преобразования дискретной информации
Использование: относится к автоматике и вычислительной технике и может быть использовано при реализации различных устройств преобразования дискретной информации. Сущность изобретения: устройство содержит т входных терминалов xiXm/,m инверторов 1i 1m/. включенных в цепи затворов р-канальных МОП- транзисторов 2i,...2m/,n - канальных МОП-транзисторов 3i,.. , 3m/,m весовых резисторов 4i4m и 5i, .., 5m, обеспечивающих снятие со средних точек 6i,. ., 6m напряжений, пропорциональных взвешенным значениям входных сигналов D-триггер 8. 1 ил. СО с VI со XI xi го о
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я)5 Н 03 К 19/00, 19/094
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОбРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4789458/21 (22) 07.02.90 (46) 30.05.92.Бюль 20 (71) Центр научно-технического творчества молодежи "Контракт" . (72) А.Л.Глебов (53) 621.4.374(088.8) (56) Европейский патент М 0151083, кл. A2., 611 С 11/56, 1985.
Европейский патент М 0258808, кл. А2
Н 03 К 19/00, 1988.
Патент США М 3476954, кл. 307-202, 1969.
Авторское свидетельство СССР hh
391741, кл. Н 03 К 19/23.
Патент США М 4817055, кл. 365-189, 1969.
9... Ы,, 1737726 А1 (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДИСКРЕТНОЙ ИНФОРМАЦИИ (57) Использование: относится к автоматике и вычислительной технике и может быть использовано при реализации различных устройств преобразования дискретной информации. Сущность изобретения; устройство содержит m входных терминалов х1,..., х /,m инверторов 11,..., 1„/, включенных в цепи затворов р-канальных МОПтранзисторов 21,...2m/,и — канальных, МОП-транзисторов 3,..., 3m/,m весовых резисторов 41,..., 4m 51,..., 5m, обеспечивающих снятие со средних точек 61,..., 6m напряжений, пропорциональных взвешенным значениям входных сигналов. D-триггер 8. 1 ил.
1737726
Изобретение относится к автоматике и ния заданного информационного веса входвычислительной технике и может быть ис- ного сигнала в процессе обучения формальпольэовано при реализации различных уст- ного нейрона, выполненного но данной ройств преобразования дискретной схеме. Эти недостатки могут еще сильнее информации, в частности для создания ана- 5 проявиться при создании устройств с больлогов нейронных сетей на базе БИС с ком- шим числом входов, веса которых сущестплементарными МОП-транзисторами венно различаются. (КМОП-транзисторами). Целью изобретения является повыше
Известны устройства подобного типа, ние стабильности восприятия и преобраэовыполненные, в частности, на стандартных 10 вания информации, а так><е упрощение пороговых (логических) КМОП-схемах. Из- настройки заданных функциональных хавестные устройства характеризуются ком- рактеристик.устройства, пактностью, быстродействием и малым Указанная цель достигается тем, что в энергопотреблением, однако их структура устройстве для преобразования дискретной приспособлена для преобразования и 15 информации MOll-транзисторы выполнены трансляции аналоговой информации, что or- разноканальными, причем затвор одного из раничивает их применение. них подключен к входному терминалу через
Известны также устройства, моделиру- инвертор, делитель напряжения выполнен ющие (имитирующие) работу нейронов. на весовых резисторах, а между общей шиНедостатками известных устройств яв- 20 ной и средней точкой делителя напряжения ляются аналоговый характер преобраэуе- - включен резистор. мый информации, а также сложность и Сущность изобретения состоит в сочемногоэлементность схемы, сочетающаяся с тании КМОП-схемы с делителем напряжеповышены энергопотреблением. В обоих ния на весовых резисторах и инвертором, случаях не используются преимущества со- 25 который также может быть выполнен на бавременной КМОП-технологии, эе КМОП-транзисторов, что обеспечивает
Наиболее близким к предлагаемому яв- при разноканальности транзисторов строляетея устройство для преобразования дис- гую бистабильность схемы и постоянство кретной информации, содержащее по выходного напряжения со средней точки деменьшей мере один входной терминал, по- 30 лителя даже при отклонениях уровня входследовательно включенные между шиной, ного сигнала от заданного и неточной питания и общей шиной первый МОП-тран- реализации параметров затворов, зистор, делитель напряжения, средняя точ- Кроме того, предлагаемое устройство . ка которого через nopoãoàûé содержит резистор, включенный между обэапоминающий элемент соединена с выхо- 35 щей шиной и средней точкой делителя надом устройства, второй МОП-транзистор, пряжения. В сочетании с весовыми затвор одного иэ МОП-транзисторов под- ° резисторами это способствует упрощению ключен к входному тер финалу. схемы устройства и облегчает его настройИзвестное устройств. может быть ис- ку. пользовано для преобразования входной 40 При этом устройство содержит не менее дискретной информации с одного или более двух входных терминалов и соответствуютерминалов с целью ее последующего запо- щее их числу количество МОП-транзисторов минания или передачи в сетях вычислитель- и делителей напряжения, средние точки коных средств. Известное устройство имеет торыхподключены квходупороговогоэапо все основные преимущества МОП-схем. об- 45 минающего элемента. ладая пониженным энергопотреблением и Преимущественным вариантом являетхорошей интегрируемостью в БИС. Вход- ся использование в качестве порогового эаные (информационные) МОП-транзисторы поминающего элемента известной схемы известного устройства выполнены с одно- О-триггера, который позволяет наиболее ес: типной канальной проводимостью (и-ка- 50 тественным образом фиксировать уровень нальными или р-канальными) и с сигнала со средней точки делителя (вэвераэличными параметрами (длиной и шири- шенной суммы этих сигналов). Возможно ной) затвора. Таковы же и транзисторы бло- также использование других типов порогока управления напряжением, снижаемым со вых элементов, в частности RS-триггера. средней точки делительной схемы. 55 На чертеже представлена схема предНедостатками устройства являются по- лагаемого устройства. вышенная чувствительность к уровню вход- Устройство с гп входными терминалами . ного сигнала и относительная Х1,...Х (пт> 1) содержит инверторы 11,.Д, 1 „ нестабильность выходного напряжения, а р-канальные МОП-транзисторы 21„..2m, итакже сложность практического обеспече- канальные MOll-транзисторы 31,..., 3>, весо1737726
Составитель А.Глебов.
Техред М.Моргентал
Корректор С.Шевкун
Редактор Ю.Середа
Заказ 1906 Тираж Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб.. 4/5
Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101 вые резисторы 41 4П1 и 51,..., 5®, образую-.
-щие m делителей напряжения, средние точки 61„.„6п1 которых подключены к входу 7
О-триггера 8. Питание устройства обеспечивается посредством шины 9 и общей шины
10 с резистором 11. Выход (выходы) 0 (и б) триггера 8 является выходом всего устройства.
Устройство работает следующим образом.
При отсутствии сигналов на входах: Х -0 (l-1,п1) ace пары МОП-транзисторов 2> и 31 закрыты и сигнал на входе? О-триггера 8 также нулевой; Если по крайней мере на некоторые из входов подается сигнал Х»-1 (к-.1,1; 1 k=1 Если уровень Y оказывается ниже заданного порога срабатывания триггера, то данный сигнал не воспринимается (фиксируется как "О"). В противном случае триггер срабатывает и запоминает сигнал V, квалифицируя его как "1". Работу предлагаемого устройства можно рассматривать как аналог функционирования формального нейрона, чувствительного к определенному уровню возбуждения, в том числе — сложного с многоразрядным двоичным входом. Технико-экономические преимущества предлагаемого устройства заключается s простоте его реализации — на базе известных элементов микроэлектроники и отработанных технологий изготовления КМОП-схем (в составе ИС и БИС) и широкой области применения в том числе в системах искусственного интеллекта. Кроме того, схема устройства является 5 достаточно гибкой в отношении возможных модификаций ее основных элементов и связей. Формула изобретения 10 1. Устройство для преобразования дис«ретной информации, содержащее по меньшей мере один входной терминал, последовательно включенные между шиной питания и общей шиной первый MOll-тран15 эистор, делитель напряжения, средняя точка которого через пороговый запоминающий элемент соединена с выходом устройства. второй МОП-транзистор, 20 затвор одного иэ МОП-транзисторов подключен к входному терминалу, о т л и ч а ющ е е с я тем, что, с целью повышения стабильности восприятия и преобразования информации, а также упрощения на25 стройки заданных функциональных характеристик устройства, МОП-транзисторы выполнены разноканальными, причем затвор другого MOll-транзистора подключен к входному терминалу через инвертор, 30 делитель напряжения выполнен на весовых резисторах, а между общей шиной и сред-. ней точкой делителя напряжения включен . резистор. 35 2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что содержит не менее двух входных терминалов и соответствующее их числу количество MOll-транзисторов и делителей напряжения, средние точки которых под40 ключены к входу порогового эапоминающего элемента. 3. Устройство по пп.1 или 2,от л ич а ющ е е с я тем., что пороговый запоминакиций элемент выполнен в виде О-триггера. 
