Оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для создания надежных оперативных запоминающих устройств Цель изобретения - повышение надежности работы устройства за счет возможности исправления ошибок и дефектов Оперативное запоминающее устройство содержит входной регистр 1 данных , регистр 2 адреса, блок 3 памяти, выходной 4 регистр данных, блок 5 сравнения блок 6 анализа ошибок, триггер 7, блок 8 синхронизации, информационные 9 и адресные 10 входы, входы записи 11 и считывания 12, контрольный 13 и информационные выходы 14. 4 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 11 С 11/00, 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фу (21) 4788808/24 (22) 05.02.90 (46) 15.06.92, Бюл. ¹ 22 (72) В.Б,Гунько и В,А.Иванов (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

¹ 1297120, кл, G 11 С 29/00, 1987.

Авторское свидетельство СССР

¹1297117,,кл. G11 С 29/00, 1987. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для!

Ы,, 1741174А1 создания надежных оперативных запоминающих устройств. Цель изобретения — повышение надежности работы устройства за счет возможности исправления ошибок и дефектов. Оперативное запоминающее устройство содержит входной регистр 1 данных, регистр 2 адреса, блок 3 памяти, выходной 4 регистр данных, блок 5 сравнения. блок 6 анализа ошибок, триггер 7, блок

8 синхронизации, информационные 9 и адресные 10 входы, входы записи 11 и считывания 12, контрольный 13 и информационные выходы 14. 4 ил.!

1 ф ! ф

1, 1 41174

") f сЭ

Изобретение относится к вычислительной технике и может быть использовано для создания надежных оперативных запоминающих устройств.

Цель изобретения — повышение надежности работы устройства за счет возможности исправления ошибок и дефектов.

На фиг. 1 приведена схема оперативного запоминающего устройства; на фиг. 2— схема блока анализа ошибок; на фиг. 3 — 1 схема блока синхронизации; на фиг. 4 — временные диаграммы работы устройства.

Оперативное запоминающее устройство (фиг, 1) содержит входной регистр 1 данных, регистр 2 aäðeñà, блок 3 памяти, выходной регистр 4 данных, блок 5 сравнения, блок 6 анализа ошибок, триггер 7, блок

8 синхронизации, информационные 9, адресные 10 входы, входы записи 11 и считывания 12, контрольный 13 и 2 информационные 14 выходы, выход 15 блока сравнения, выход 16 блока синхронизации, вход 17 синхронизации блока анализа ошибок, выходы I8-20 блока синхронизации, выход 21 блока анализ" ошибок, вход 2

22 задания режима блока синхронизации.

Блок 6 анализа ошибки (фиг, 2) содержит триггер 23, элемент задержки 24, элемент И 25.

Блок 8 синхронизации (фиг. 3) содержит линии задержки 26 и 27, элемент 28 И, элементы ИЛИ-НЕ 29, 30, элементы ИЛИ 31.32.

Устройство работает следующим образом, В исходном состоянии на втором выходе 21 блока 6 анализа ошибок присутствует нулевой сигнал.

Режим записи. На информационные 9 и адресные 10 входы устройства подаются соответственно К-разрядное двоиччое слово (к примеру, 10-1) и код адреса и записываются в регистры 1 и 2 соответственно. На вход 11 подается сигнал "Запись" (фиг. 4), в результате чего на третьем,9 и четвертом

20 выходах блока 8 синхронизации появляются сигналы записи и обращения соответственно. Нулевой (единичный) сигнал на управляющих входах регистров 1 и 4 данных определяет, что информация на выходы регистров выдается в прямом (обратном) коде.

Таким образом, двоичное слово из регистра

1 в прямом коде записывается в соответствии с адресом в регистре 2 в ячейку блока 3 памяти и одновременно поступает нг вторые входы блока 5. При этом в (К+1)-й разряд этой ячейки запишется "0", По окончании записи слова в ячейку блока 3 памяти на четвертом 20 и втором 18 выходах блока 8 синхронизации вырабатываются сигналы выбора кристалла и приема кода s выходной регистр 4 данных соответственно (фиг, 4), Записанное в блок 3 памяти двоичное слово считывается и поступает в регистр 4, с выходов которого оно в прямом коде (так как триггер 7 установлен в нулевое состояние) подается на первые входы-блока 5. На первом выходе 16 блока 8 синхронизации вырабатывается сигнал фиксации результатов сравнения, поступающий на синхровход 17 блока 6 анализа ошибок. Если коды на обеих группах входов блока 5 поразрядно совпадают, то на входе 15 блока 6 анализа ошибок устанавливается сигнал логического нуля.

При этом на выходах 13 и 21 блока 6 анализа ошибок остаются нулевые сигналы. Устройство готово к дальнейшей работе.

Рассмотрим функционирование устройства при наличии дефекта в ячейке памяти. усть второй разряд данной ячейки имеет дефект типа "константа 1", В этом случае двоичный код, поступивший с выходов регистра 4 на первыс входы блока 5 (11-1), не совпадает с кодом, поступившим на вторые входы блока 5 с выходов регистра 1. На входе 15 блока 6 анализа ошибок устанавливается сигнал логической единицы, С пеово;о выхода 16 блока 8 синxðoíèçàöèè поступает сигнал на синхровход 17 блока 6 анализа ошибок, который фиксирует ошибку, и на втором выходе 21 блока 6 появляется сигнал логической единицы (фиг. 4), который поступает на й-вход триггер 7, предотвращая изменение era состояния, на управляющий вход регистра 1 данных, что приводит к появлению на его выходах обратного кода (01-0), на (К+1)-й информационный вход блока 3 памяти и на третий вход 22 блока 8 синхронизации. В результате на выходах 16, 18., 19 и 20 блока 8 синхронизации вырабатывается последовательность сигналов (фиг. 4), Происходит запись обратного кода двоичного слова в ту же ячейку по сигналам с выходов 19 и 20 блока 8 синхронизации, затем считывание его в регистр 4 по сигналам с выходов 18 и 20. Хотя в (К+1)-й разряд записывается "1", свидетельствующая, гго в данной ячейке информация хранится в обратном коде, при считывании триггер 7 остается в нулевом состоянии вследствие наличия сигнала на асинхронном R-входе. Это приводит к тому, что с выходов регистра 4 информация выдается без инверсии, т,е, в обратном коде (01-0).

Теперь коды на входах блока 5 совпадают, на входе 15 блока 6 анализа ошибок устанавливается сигнал логического нуля„сигнал, поступивший на синхровход . блока 6, устанавливает последний в исходное состояние. Одиночный дефект скорректирован, Возможность коррекции многократных дефе.,тов

1741174 зависит от сочетания видов и расположения дефектов по разрядам данной ячейки и вида записываемого в ячейку слова., Если происходит несовпадение обратных кодов на входах блока 5, на входе 15 блока 6 анализа ошибок остается сигнал логической единицы, что с поступлением сигнала на синхровход 17 приводит к появлению сигнала "Неисправимая ошибка" на контрольном выходе 13 устройства (фиг. 4).

Режим считывания, В регистр 2 поступает адрес требуемой ячейки, на вход 12 поступает сигнал "Считывания". Блок 8 синхронизации вырабатывает сигналы на втором 18 и четвертом 20 выходах, Двоичное слово поступает в выходной регистр 4 данных. Если информация хранилась в прямом (обратном) коде, то триггер 7 при этом устанавливается в нулевое (единичное) состояние. Нулевой (единичный) сигнал с его выхода поступает на управляющий вход регистра 4 и приводит к выдаче информации без инверсии (с инверсией), В любом случае на информационных выходах 14 устройства информация появится в прямом коде.

Блок 6 анализа ошибок (фиг, 2) функционирует следующим образом.

В исходном состоянии триггер 23 находится в нулевом состоянии. При наличии нулевого сигнала на входе 15 (в случае совпадения кодов на входах блока 5) триггер 23 не изменяет своего состояния при поступлении сигнала на синхровход 17 с первого выхода блока 8 синхронизации. В противном случае триггер 23 устанавливается в единичное состояние, и на втором выходе

21 блока появляется сигнал логической единицы. Чтобы на выходе элемента 25 И не появился при этом ложный сигнал, время задержки элемента 24 должно превышать длительность сигнала, поступившего на синхровход 17. Если после сравнения обратных кодов на входе 15 устанавливается нулевой сигнал, то повторный сигнал на синхровходе 17 устанавливает триггер 23 в исходное состояние. В противном случае на выходе элемента 25 И появляется сигнал

"Неисправимая ошибка".

Блок 8 синхронизации функционирует следующим образом.

Сигнал "Запись" поступает на вход 11 записи, на первые входы элементов 29, 30

lflJlN-НЕ, на вход элемента задержки 26 и запускает ее. На третьем 19 и четвертом 20 выходах блока появляются сигналы записи и обращения соответственно (фиг. 4), На первом выходе элемент задержки 26 вырабатывается сигнал, поступающий через второй элемент ИЛИ 32 на второй выход 18 и через второй элемент 30 ИЛИ-НЕ на четвер5

15

25

30 исправимая ошибка"

50 входами выходного регистра данных, выходы которого соединены с входами первой

40 тый выход 20. Затем появляется сигнал на втором элементе задержки 26, поступающий на первый вход элемента 28 И через первый элемент 31 ИЛИ на первый выход

16. Таким образом, после поступления сигнала "Запись" на вход 11 устройства блок 8 синхронизации вырабатывает последовательность сигналов, приводящих к записи слова в блок 3 памяти, считыванию его в выходной регистр 4 данных, сравнению содержимого регистров 1 и 4 и фиксации ошибки в блоке 6 анализа ошибок, если таковая обнаруживается. В этом случае на третий вход 22 блока поступает сигнал, который через элемент 28 И запускает элемент задержки 27. На первом, втором и третьем выходах элемента задержки 27 последовательно вырабатываются сигналы, поступающие соответственно через элементы 29 и 30 ИЛИ-НЕ на третий 19 и четвертый 20 выходы, через второй элемент 32

ИЛИ и второй элемент 30 ИЛИ-НЕ на второй

18 и четвертый 20 выходы, через первый элемент 16 ИЛИ на первый выход 16. В результате в блок 3 памяти записывается, а затем считывается в регистр 4 обратный код двоичного слова, сравниваются обратные коды слов в регистрах 1 и 4, и устройство возвращается в исходное состояние (при совпадении кодов), или на контрольном выходе 13 устройства появляется сигнал "НеФормула изобретения

Оперативное запоминающее устройство, содержащее входной регистр данных,регистр адреса, блок памяти, выходной регистр данных, блок сравнения, блок синхронизации, информационные входы вход-. ного регистра данных являются информационными входами устройства, выходы входного регистра данных соединены с информационными входами блока памяти, информационные входы регистра адреса являются адресными входами устройства, выходы адресного регистра соединены с адресными входами блока памяти, выходы которого соединены с информационными группы блока сравнения и являются информационными выходами устройства, о т л и ч аю щ е е с я тем, что, с целью повышения надежности в работе за счет возможности исправления ошибок и дефектов блока памяти, в устройство введены блок анализа ошибок и триггер, информационный выход старшего разряда блока памяти соединен с информационным входом триггера, выход которого соединен с входом задания режима выходного регистра данных, выходы

1741174

7 входного регистра данных соединены с входами второй группы блока сравнения, выход которого соединен с информационным входом блока анализа ошибок, входы записи и считывания блока синхронизации являются входами записи и считывания устройства, первый выход блока синхронизации соединен.с входом синхронизации блока анализа ошибок, второй выход которого соединен с входами синхронизации триггера и выходного регистоа данных., третий vi четвеотый выходы блока синхронизации соединены соответственно с входами задания режима и обращения блока памяти, первый выход блока анализа ошибок является контроль5 ным выходом устройства, второй выход блока анализа ошибок соединен с входом установки в "О" триггера, входом синхронизации входного регистра данных, информационным входом старшего разряда блока

10 п-мяти и входом задания режима блока синхронизации, 1741174

Составитель Ю.Сычев

Техред М,Моргентал

Корректор Н Ревская

Редактор Н.Горват

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2088 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушокая наб„4/5