Устройство для декодирования последовательного двоичного кода с интервалами ограниченной длины формата (2,7)

 

Изобретение относится к вычислительной технике и может быть использовано в системах регистрации цифровых сигналов, например, на магнитно-оптических дисках. Изобретение позволяет упростить устройство для декодирования последовательного двоичного кода с интервалами ограниченной длины формата (2,7). Устройство содержит элементы памяти, сдвигающий регистр, вычислительные блоки, реализующие булевы функции и Ж Д+АЕ+АИ (где, А,Д,Е,Ж,И и К - значения логических переменных ), выполненные соответственно на элементах 11 и 12 2-2И-2ИЛИ-НЕ и 2-2-2И- ЗИЛИ-НЕ. 2 з.п. ф-лы, 2 ил. Ј

СОЮЗ СОВЕТС КИХ

СОЦИАЛ ИСТИЧ Е СКИХ

РЕСПУБЛИ К (51)5 Н 03 М 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.2 (21) 4680610/24 (22) 18.04.89 (46) 15.06.92. баюл. ¹ 22 (71) Научно-исследовательский институт приборостроения Научно-производственного объединения космического приборостроения (72) Д.Л.Певницкий (53) 681.325(088.8) (56) Авторское свидетельство СССР

N 1249707, кл. Н 03 M 7/46, 1985.

Патент США № 4115768, кл. Н 03 М 7/00, опублик, 1978, (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

ПОСЛЕДОВАТЕЛЬНОГО ДВОИЧНОГО КО»!Ж 1741268 А1

ДА С ИНТЕРВАЛАМИ ОГРАНИЧЕННОЙ

ДЛИНЫ ФОРМАТА (2,7) (57) Изобретение относится к вычислительной технике и может быть использовано в системах регистрации цифровых сигналов, например, на магнитно-оптических дисках.

Изобретение позволяет упростить устройство для декодирования последовательного двоичного кода с интервалами ограниченной длины формата (2,7). Устройство содержит элементы памяти, сдвигающий регистр, вычислительные блоки, реализующие булевы функции К АД+И и Ж=Д+АЕ+АИ (где, А,Д,Е,Ж,И и К вЂ” значения логических переменных), выполненные соответственно на элементах 11 и 12 2-2И-2ИЛИ-НЕ и 2-2-2И3ИЛИ-НЕ, 2 з.п, ф-лы, 2 ил.

1741268

Изобретение относится к вычислительной технике и может быть использовано в системах регистрации цифровых сигналов, например, на магнитно-оптических дисках.

Наиболее близким по технической сущ- 5 ности к предлагаемому устройству является устройство, содержащее восьмиразрядный сдвигающий регистр, последовательный вход которого является информационным входом устройства, синхровход — первым 10 тактовым входом устройства, комбинационную логическую схему, выполняющую логическую операцию c+eh+bdf+af, выход комбинационной логической схемы подключен к входу элемента памяти, синхровход 15 которого является вторым тактовым входом устройства, а выход — выходом устройства.

Цель изобретения — упрощение устройства, На фиг.1 представлена функциональная 20 схема устройства; на фиг. 2 — пример конкретного выполнения устройства.

Устройство содержит первый и второй элементы 1 и 2 памяти, сдвигающий регистр

3, вычислительные блоки 4 и 5, реализую- 25 щие булевы функции К=АД+И и

Ж=Д+АЕ+АИ (где А, Д, Е, Д, И и К вЂ” значения логических переменных), На фиг. 1 позициями 6, 7, 8 и 9 обозначены соответственно информационный 30 вход и первый, второй и третий тактовые входы устройства, позицией 10 обозначен выход устройства.

Блок 4 выполнен на элементе 11 2-2И2ИЛИ-НЕ, блок 5 выполнен на элементе 12 35

2-2-2И-ЗИЛИ-НЕ.

Устройство работает следующим образом.

Входная кодовая последовательность поступает на информационный вход 6 уст- 40 ройства синхронно с тактовой частотой, поступающей на тактовый вход 7 устройства.

По фронтам тактовых импульсов кодовая последовательность продвигается по сдвигающему регистру 3, формируя на выходах 45 его разрядов с первого по четвертый соответствующие сигналы. Блок 5, на вход которого поступают сигналы с информационного входа 6 устройства, выходов третьего и четвертого разрядов сдви- 50 гающего регистра 3 и выхода элемента 2 памяти, формирует сигнал в соответствии с булевым выражением Д+АЕ+АИ, из которого с помощью элемента 2 памяти по фронтам тактовых импульсов, поступающих на 55 тактовый вход 8 устройства синхронно с четными битами входной кодовой последовательности, выбирается сигнал. Блок 4, на вход которого поступают сигналы с информационного входа 6 устройства, выхода третьего разряда сдвигающего регистра 3 и выход элемента 2 памяти, формирует сигнал в соответствии с булевым выражением

АД+И, из которого с помощью элемента 1 памяти по фронтам тактовых импульсов, поступающих на тактовый вход 9 устройства, выбирается информационная последовател ьность.

Элемент2 памяти может быть выполнен на непрозрачном D-триггере, элемент 1 памяти может быть выполнен как на прозрачном, так и на непрозрачном D-триггере.

Формула изобретения

1. Устройство для декодирования последовательного двоичного кода с интервалами ограниченной длины формата (2,7), содержащее элементы памяти и сдвигающий регистр, последовательный вход которого подключен к информационному входу устройства, синхровход сдвигающего регистра является первым тактовым входом устройства, выход первого элемента памяти является выходом устройства, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства, в него введены вычислительные блоки, реализующие соответственно булеву функцию

Ж=Д+АЕ+АИ и булеву функцию К=АД+И, где

А, Д, Е, Ж, И и К вЂ” значения логических переменных, выход вычислительного блока, реализующего булеву функцию

Ж=Д+АЕ+АИ, подключен к информационному входу второго элемента памяти, выход которого подключен к первым входам вычислительных ых блоков, реализующих соответственно булеву функцию Ж=Д+АЕ+АИ и булеву функцию К=АД+И, выход третьего разряда сдвигающего регистра подключен к вторым входам вычислительных блоков, реализующих соответственно булеву функцию

Ж=Д+АЕ+АИ и булеву функцию К=АД+И, третьи входы которых подключены к информационному входу устройства, выход четвертого разряда сдвигающего регистра подключен к четвертому входу вычислительного блока, реализующего булеву функцию

Ж=Д+АЕ+АИ, синхровходы первого и второго элементов памяти являются соответственно вторым и третьим тактовыми входами устройства, выход вычислительного блока, реализующего б ."еву функцию К=АД+И, подключен к информационному входу первого элемента памяти.

2. Устройство по п.1. о т л и ч а ю щ е ес я тем, что вычислительный блок, реализующий булеву функцию Ж=Д+АЕ+АИ, выполнен на элементе 2-2-2И-ЗИЛИ-НЕ, выход которого является выходом блока, первый вход первого элемента И является первым входом блока, первый и второй входы второ1741268

40

50

Составитель Б.Ходов

Редактор М.Недолуженко Техред М.Моргентал Корректор T.Малец

Заказ 2092 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

ro элемента И объединены и являются вторым входом блока, второй вход первого элемента И объединен с первым входом третьего элемента И и является третьим входом блока, второй вход третьего элемента И является четвертым входом блока.

3. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что вычислительный блок, реализующий булеву функцию К=АД+И, выполнен на элементе 2-2И-2ИЛИ-НЕ, выход которого является выходом блока, первый и второй входы первого элемента И объединены и

5 являются первым входом блока, первый и второй входы второго элемента И являются соответственно вторым и третьим входами блока.