Многоканальный программируемый преобразователь код-фаза

 

Изобретение относится к импульсной технике и автоматике и может быть использовано в автоматизированных системах управления технологическими процессами для генерации импульсных последовательностей по п каналам с высокой разрешающей способностью формирования фазового сдвига. Цель изобретения - повышение быстродействия преобразования. МногокаИзобретение относится к импульсной технике и может быть использовано в автоматизированных системах управления технологическими процессами для генерации импульсных последовательностей по п каналам с высокой разрешающей способностью формирования фазового сдвига. Известен многоканальный генератор импульсов, содержащий генератор тактовых импульсов, логические элементы И, реверсивный счетчик, (п+1) каналов формирования последовательностей, принальный программируемый преобразователь код-фаза содержит генератор тактовых импульсов, г каналов формирования последовательностей, шину установки исходного состояния, делитель частоты, мультиплексор , регистр, шину Лог.1, двунаправленную шину адреса-данных, шину управления, шину адреса, блок управления , шину выбора блока памяти, п/2 блоков памяти, п/2 устройств управления, п двунаправленных шин данных, п/2 шин передачи кода периода. Выполнение устройства согласно изобретению позволяет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использование совместно с микро- ЭВМ и позволяющий осуществлять формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига, что достигается путем использования блоков памяти с последовательной записью и параллельным считыванием, а также применением алгоритма эффективного кодирования. 4 з.п. ф-лы, 7 ил. чем каналы с 1-го по n-й содержат блок элементов И, триггер, регистр памяти, блок сравнения, а (п+1) канал содержит блок элементов И, триггер, регистр памяти, блок сравнения, блок ключей. Недостатками указанного устройства являются невысокая максимально возможная скорость смены информации о временных параметрах сигналов, связанная с необходимостью регулярной записи информации в регистры памяти каждого из п каналов и зависящая от числа каналов п, а также VI fcb к ю ю 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4789142/24 (22) 06.02.90 (46) 23.06.92. Бюл. t4 23 (71) Московский институт электронной техники (72) О.Б.Малежин, С.Е.Ахулков, Н.О,Крыликов, И.А.Лапинский и Д;Л,Преснухин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N 1166291, кл. Н 03 К 13/20, 1985.

Авторское свидетельство СССР

N. 1485407; кл. H 03 М 1/82, Н 03 К 3/84, 1987. (54) МНОГОКАНАЛЬНЫЙ ПРОГРАММИРУЕМЫЙ ПРЕОБРАЗОВАТЕЛЬ КОДА-ФАЗА (57) Изобретение относится к импульсной технике и автоматике и может быть использовано в автоматизированных системах управления .технологическими процессами для генерации импульсных последователь.ностей по и каналам с высокой разрешающей способностью формирования фазового сдвига. Цель изобретения — повышение быстродействия преобразования. МногокаИзобретение относится к импульсной технике и может быть использовано в автоматизированных системах управления технологическими процессами для генерации импульсных последовательностей по и каналам с высокой разрешающей способностью формирования фазового сдвига.

Известен многоканальный генератор импульсов,. содержащий генератор тактовых импульсов, логические элементы И, реверсивный счетчик, (п+1) каналов формирования последовательностей, при(я)ю Н 03 M 1/82; Н 03 К 3/84 нальнь|й программируемый преобразователь код — фаза содержит генератор тактовых импульсов, и каналов формирования последовательностей, шину установки исходного состояния, делитель частоты, мультиплексор, регистр, шину "Лог.1", двунаправленную шину адреса-данных, шину управления, шину адреса, блок управления, шину выбора блока памяти, n/2 блоков памяти, n/2 устройств управления, и двунаправленных шин данных, n/2 шин передачи кода периода. Выполнение устройства согласно изобретению позволяет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использование совместно с микроЭВМ и позволяющий осуществлять формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига, что достигается путем использования блоков памяти с последовательной записью и параллельным считыванием, а также применением алгоритма эффективного кодирования. 4 з.п. ф-лы, 7 ил. чем каналы с 1-го по и-й содержат блок элементов И, триггер, регистр памяти, блок сравнения, а (и+1) канал содержит блок элементов И, триггер, регистр памяти,. блок сравнения, блок ключей.

Недостатками указанного устройства являются невысокая максимально возможная скорость смены информации о временных параметрах сигналов, связанная с необходимостью регулярной записи информации в регистры памяти каждого из и каналов и зависящая от числа каналов и, а также

1742998

15

25

35

50 возможность возникновения сбоев при смене информации из-за того, что моменты записи информации в регистры памяти не синхронизированы с работой каналов формирования последовательностей.

Известен также многоканальный преобразователь кода во временной интервал, содержащий генератор импульсов, распределитель каналов, реверсивный счетчик, блок сравнения, запоминающее устройство, и элементов И, и триггеров.

Недостатком указанного устройства является невозможность изменения информации о временных интервалах более чем по одному из и каналов в каждом цикле считывания запоминающего устройства, а следовательно, невозможность использования указанного преобразователя при требовании высокой скорости смены информации.

Наиболее близким к заявляемому по технической сущности и достигаемому результату является многоканальный программируемый преобразователь код-фаза, содержащий генератор тактовых импульсов, регистр памяти, реверсивный счетчик, счетный триггер, и каналов формирования последовательностей, и элементов ИЛИ—

НЕ, шину данных, шину строба данных, регистр данных, шину состояний и шину строба состояний, регистр состояний, шину установки исходного состояния, делитель частоты, мультиплексор, регистр адреса мультиплексора, дешифратор, триггер, три элемента ИЛИ-НЕ, два инвертора, элемент

2И вЂ” ИЛИ вЂ” НЕ, счетчик периодов, шину

"Лог.1", при этом каждый канал формирования последовательностей с первого по и-й содержит регистр памяти, схему сравнения, счетный триггер, элемент 2И-ИЛИ вЂ” НЕ и инвертор, шина "Лог.1" присоединена к первому входу мультиплексора, второй вход которого присоединен к выходу генератора тактовых импульсов и к входу делителя частоты, t выходов которого соединены c входами мультиплексора с третьего по (т+2)-.й вход, h адресных входов которого соединены с выходами регистра адреса мультиплексора.

Недостатком известного устройства является ограниченная частота изменения информации в каждом из каналов формирования последовательностей, зависящая от скорости передачи информации из внешнего устройства в регистры памяти каналов, которая не может превышать предельного, сравнительно низкого значения, определяемого применяемым интерфейсом связи, а также от числа каналов формирования последовательностей и уменьшающаяся при увеличении числа каналов и;

Целью изобретения является повышение быстродействия.

Указанная цель достигается тем, что в многоканальный программируемый преобразователь код — фаза, содержащий генератор тактовых импульсов, выход которого соединен с входом делителя частоты и первым информационным входом мультиплексора, второй информационный вход которого является шиной логической единицы, информационные входы с третьего по (I+2)-й включительно соединены с соответствующими из t выходов делителя частоты, адресные входы подключены к соответствующим выходам регистра, а выход соединен с первым входом синхронизации блока управления, входы установки адреса которого подключены к шине адреса, первый выход первой группы выходов соединен с тактовым входом регистра, входы стробв адреса и сигнала записи являются соответственно входными шинами строба адреса и сигнала записи, а вход установки исходного состояния, являющийся входной шиной установки исходного состояния, обьединен с одноименными входами и каналов формирования последовательностей, выходы которых являются соответствующими информационными выходными шинами, введены двунаправленная шина адресов-данных, n/2. устройств управления и n/2 блоков памяти, первые и вторые вход-выходы данных i-го блока памяти, где = 1, 2,..., n/2 соответственно соединены с соответствующими входами-выходами данных 2ii-ro и (2 i-1)-го каналов формирования последовательностей, выходы соединены с соответствующими входами группы входов.2+го и (2 ° i — 1)-ro каналов формирования последовательностей, а третьи входы-выходы данных объединены с соответствующими входами-выходами данных блока управления и соединены с соответствующими входами-выходами двунаправленной шины адресов-данных, являющейся входно-выходной шиной адресов-данных, первый выход делителя частоты соединен с первыми входами синхронизации и/2 блоков памяти и вторым входом синхронизации блока управления, второй выход первой группы выходов которого соединен с входами пуска

n/2 устройств управления и с первыми входами пуска и/2 блоков памяти, выходы с третьего по восьмой включительно первой группы выходов блока управления соединены соответственно с входами строба периодов, записи-чтения, записи адреса, строба адреса, инкрементации адреса и выбора кристалла n/2 блоков памяти, вход сброса первого из которых обьединен с входами

1742998 сброса остальных (n/2-1) блоков памяти, регистра, с входами установки исходного состояния и/2 устройств управления и с входом установки исходного состояния блока управления, третий вход синхронизации 5 которого соединен с вторым входомделителя частоты, йервый вход синхронизации объединен с входами синхронизации n/2 устройств управления и с вторыми входами синхронизации п/2 блоков памяти, выходы 10 с девятого по двенадцатый включительно первой группы выходов блока управления соединены соответственно с входами строба данных и каналов формирования последовательностей, с входами первого строба 15 данных n/2 устройств управления, вторыми входами пуска n/2 блоков памяти и входами второго строба данных n/2 устройств управления, выход окончания ввода-вывода первого блока памяти объединен с одноименными 20 входами остальных (n/2 — 1) блоков памяти и подключен к одноименному входу блока управления, выходы с первого по и/2-й второй группы выходов которого соединены с входами выбора канала соответствующего блока 25 памяти, (n/2+1)-й и (и/2+2)-й выходы второй группы выходов блока управления соответственйо соединены с первыми входами управления направлением передачи п/2 блоков памяти, выход и вход чтения 30 блока управления являются соответственно выходной шиной сигнала ответа и входной шиной чтения, информационные входы регистра соединены с соответствующими входами-выходами двунаправленной шины 35 адресов-данных, выходы с первого по четвертый i-ro устройства управления соединены соответственно с входами записи 2+го и (2.i — 1)-го и с входами сравнения 2.!-го и (2x

xi — 1)-го каналов формирования последова- 40 . тельностей, выходы старших разрядов которых соединены соответственно с первым и вторым. входами старших разрядов устройства управления.

Кроме того, блок управления содержит 45 два селектора адреса, двухканальный программируемв и таймер, три элемента ИЛИ—

НЕ, два элемента ИЛИ, восемь регистров сдвига, четыре триггера, регистр периода, счетчик периода, четыре инвертора, четыре 50 элемента 2И, элемент 2И вЂ” HE, мультивибратор, при этом вход. сброса таймера подключен к входам сброса регистров сдвига с первого по восьмой, триггеров с первого по третий, регистра периода, мультивибрато- 55 ра, к второму входу второго элемента 2И и является входом сброса блока управления, входы адреса-данных первого и второго се- лектора адреса соединены между собой, с входами-выходами данных таймера, с входами данных регистра периода и являются входами-выходами адреса-данных блока управления, первый вход-выход, адреса-данных подключен к установочным входам первого и четвертого триггеров, входы строба адреса, считывания и записи первого селектора адреса соединены с соответствующими входами второго селек-. тора адреса и являются входами управления блока управления с первого по третий соответственно, выход ответа первого селектора адреса соединен с выходом. ответа второго селектора адреса и является выходом ответа.блока управления, адресные входы пер- вого и второго селекторов адреса являются соответственно первой и второй группой входов установки адреса,. выход записи первого селектора адреса подключен к установочному входу первого регистра сдвига, к вторым входам элементов ИЛИ вЂ” НЕ с первого по третий и к вторым входам первого и второго элементов ИЛИ, вход готовности соединен с выходом первого сдвигового регистра, первый, второй, четвертый и пятый выходы выборки кристалла подключены к первым входам соответственно первого и второго элементов ИЛИ-НЕ, второго элемента ИЛИ, третьего элемента ИЛИ вЂ” НЕ, третий выход выборки кристалла соединен с первым входом первого элемента ИЛИ и является пятым выходом первой группы сигналовуправления, выходзаписи второгосе- . лектора адреса соединен с входом записи двухканального программируемого таймера и является выходом (n/2+1)-го разряда второй группы сигналов управления, вход готовности подключен к выходу первого элемента 2И, выход чтения соединен с вхо1 дом чтения таймера и является выходом (n/2+2)-го разряда второй группы сигналов управления, выходы выборки кристалла с первого по n/2 являются соответственно выходами (1...(п/2)) разрядов второй группы

Сигналов управления, выходы выборки кристалла с ((n /2)+1)-го по ((п/2)+3)-й подключены соответственно к входам выборки кристалла таймера с первого по третий, первый синхровход которого соединен с выходом четвертого элемента 2И, второй синхровход подключен к первому выходу этого же таймера и к установочному входу второго регистра сдвига, вход сброса второго канала соединен с выходом второго элемента 2И и со входом сброса четвертого триггера, второй выход подключен к установочному входу третьего регистра сдвига, выход готовности соединен с первым входом первого элемента 2И, второй вход которого подключен к выходу четвертого инвертора, вход которого является тринадцатым разря1742998

55 ментов ИЛИ и является первым входом указания направления передачи, первый вход четвертого элемента ИЛИ соединен с вторы дом первой группы сигналов управления, выходы первого элемента ИЛИ-НЕ, первого триггера, первого элемента ИЛИ, первого инвертора, второй выход второго регистра сдвига, выход пятого регистра сдвига, пер- 5 вый и второй выходы .шестого регистра сдвига и выход седьмого регистра сдвига являются соответственно первым, четвертым, шестым-двенадцатым выходами первой группы сигналов управления, прямой 10 выход четвертого триггера и выход второго элемента ИЛИ подключены соответственно к второму входу четвертого элемента 2И и к установочному входу второго триггера и являются соответственно вторым и третьим 15 выходами первой группы сигналов управления, выходы второго и третьего элементов

ИЛИ-НЕ соединены с синхровходами соответственно первого и четвертого триггеров,,синхровход второго триггера подключен к 20 синхровходам третьего триггера, первого, второго и третьего регистров сдвига и является первым синхровходом блока управления, синхровход восьмого регистра сдвига является вторым синхровходом блока уп- 25 равления, синхровход счетчика периода подключен к синхровходам пятого, шестого, седьмого регистров сдвига и является третьим синхровходом блока управления, вход разрешения счета счетчика периода соеди- 30 нен с инверсным выходом четвертого триггера, входы данных подключены к выходам данных регистра периода, вход записи соединен с установочным входом мультивибратора и с выходом третьего элемента 2И, 35 выход индикации нулевого.состояния подключен к первому входу третьего элемента

2И, второй вход которого соединен с выходом третьего триггера, установочный вход которого подключен к инверсному выходу 40 второго триггера и к входу записи регистра периода, первый выход второго регистра сдвига соединен с входом первого инвертора, третий выход подключен к входу второго инвертора, выход которого соединен суста- 45 новочным входом четвертого регистра сдвига, синхровход которого подключен к выходу восьмого регистра сдвига, выходы с первого по третий соединены с установоч ными входами соответственно пятого, шес- 50 того. и седьмого регистров сдвига, первый выход третьего регистра сдвига подключен к входу третьего инвертора, выход которого соединен с вторым входом элемента 2ИНЕ, первый вход которого подключен к второму выходу третьего регистра сдвига, а выход соединен с первым входом второго элемента 2И, прямой и инверсный выходы мультивибратора подключены соответственно куствновокному входу восьмого регистра сдвига и к первому входу четвертого элемента 2И. Каждый из блоков памяти содержит три магистральных приемопередатчика, тринадцать элементов ИЛИ, элемент

ИЛИ-НЕ, инвертор, четыре элемента ЗИ. два регистра сдвига, три триггера, элемент

2И-НЕ с открытым коллектором, два элемента 2И, регистр периода, счетчик периода, счетчик адреса, два оперативных запоминающих устройства, внутреннюю двунаправленную шину данных, при этом вход сдброса первого регистра сдвига подключен к входам сброса второго регистра сдвига, первого и второго триггеров, регистра периода, счетчика адреса и является входом сброса блока памяти, первый двунаправленный канал передачи данных первого магистрального приемопередатчика является входами-выходами данных блока памяти, первая группа сигналов управления подключена к составным частям блока памяти, при этом вход сброса третьего триггера является входом первого пуска, первый вход второго элемента ИЛИ соединен с третьими входами первого и второго элементов ЗИ и является входом строба периода блока памяти, входы записи-считывания первого .и второго оперативных запоминающих устройств объединены между собой и являются входами записи-счйтывания блока памяти, вход записи счетчика адреса соединен с вторым входом первого элемента ЗИ и является входом записи адреса блока памяти, второй вход второго элемента ЗИ подключен к первому входу элемента ИЛИ вЂ” HE и является входом строба адреса блока памяти, первый вход двенадцатого элемента ИЛИ является входом инкрементации адреса блока памяти, вторые входы третьего и четвертого элементов

ЗИ соединены между собой и являются входом выбора кристалла блока памяти, синхровход третьего триггера является входом второго пуска блока памяти, выход элемента 2И-НЕ с открытым коллектором является выходом завершения ввода-вывода, вторая группа сигналов управления подключена к составным частям блока памяти так, что первый вход первого элемента ЗИ соединен с первым входом первого элемента ИЛИ, с вторыми входами пятого и шестого элементов

ИЛИ и является входом выбора канала, первый вход второго элемента ЗИ подключен к вторым входам седьмого и тринадцатого элеми входами первого и третьего элементов

ИЛИ и является вторым входом указания

1742998

10 направления передачи блока памяти, синхровходы первого и второго регистров сдвига, первого и второго триггеров объединены между собой и являются первым синхровходом блока памяти, синхровход счетчика периода является вторым синхровходом блока памяти, вход выборки кристалла первого магистрального приемопередатчика соединен с выходом первого элемента ЗИ, первый вход указания направления передачи подключен к выходу второго элемента ЗИ, второй. вход указания направления передачи соединен с выходом четвертого элемента

ИЛИ, второй двунаправленный канал передачи данных подключен к внутренней двунаправленной шине данных, выход

"Выполнено" соединен с первыми входами третьего и седьмого элементов ИЛИ, с вторыми входами второго элемента ИЛИ и элемента ИЛИ вЂ” НЕ, выход которого подключен к второму входу двенадцатого элемента

ИЛИ, выход которого соединен с синхровходом счетчика адреса, входы данных которого соединены с входами данных регистра периода, первыми двунаправленными каналами передачи данных второго и третьего магистральных приемопередатчиков и внутренней двунаправленной шиной данных, выходы, кроме старшего разряда, подключены к адресным входам первого и второго оперативного запоминающего устройства, выход старшего разряда соединен с первым входом шестого элемента ИЛИ и с входом инвертора. выход которого подключен к первому входу пятого элемента ИЛИ, выход которого соединен с вторыми входами восьмого, десятого элементов ИЛИ и с входом выборки кристалла третьего магистрального приемопередатчика, второй двунаправленный канал передачи данных которого подключен к входам-выходам второго оператйвного запоминающего устройства и является второй группой выходов данных блока памяти, второй вход указания направления передачи подключен к второму входу указания направления передачи второго магистрального приемопередатчика и к первому выходу второго регистра сдвига, первый вход указания направления передачи соединен с выходом седьмого элемента

ИЛИ.и с первым входом указания направления передачи второго магистрального приемопередатчика, вход выборки кристалла которого соединен с вторыми входами девя- того и одиннадцатого элементов ИЛИ и с выходом шестого элемента ИЛИ, второй двунаправленный канал передачи данных подключен к входам-выходам. гервого оперативного запоминающего устройства и является первой группой выходов данных блока памяти, выход "ВыпОлнено" соединен с первым входом первого элемента 2И, второй вход которого подключен к выходу "Выполнено" третьего магистрального

5 приемопередатчика, выход соединен с вторым входом четвертого элемента ИЛИ и с первым входом тринадцатого элемента

ИЛИ, выход которого подключен к установочному входу первого регистра сдвига, 10 первый выход которого соединен с первыми входами восьмого и девятого элементов

MJlM, второй выход подключен к второму входу элемента 2И-HE с открытым коллектором, первый вход которого соединен с

15 выходом третьего элемента ИЛИ, выход первого элемента ИЛИ подключен к установочному входу второго регистра сдвига, второй выход которого соединен с первым входом десятого элемента ИЛИ и с первым входом

20 одиннадцатого элемента ИЛИ, выход которого подключен к третьему входу четвертого элемента ЗИ, первый вход котордго соединен с выходом девятого элемента ИЛИ, выход подключен к входу выборки кристалла пер25 ваго оперативного запоминающего устройства, вход выборки кристалла второго оперативного запоминающего устройства соединен с выходом третьего элемента ЗИ, первый и третий входы которого подключе30 ны соответственно к выходам восьмого и девятого элементов ИЛИ. выход второго элемента ИЛИ соединен с установочным входом первого триггера, инверсный выход которого подключен к синхровходу регистра

35 периода и к установочному входу второго триггера, инверсный выход которого соединен с вторым входом второго элемента 2И, первый вход которого подключен к выходу индикации нулевого состояния счетчика пе40 риода, выход соединен с входом записи счетчика периода, вход разрешения счета которого подключен к инверсному выходу третьего триггера, входы данных соединены с выходами данных регистра периода, выхо45 ды данных являются группой выходов передачи кода периода блока памяти, Каждый из каналов формирования последовательностей содержит регистр памяти, регистр фазовращателя, схему сравнения, счетный

50 триггер .: инвертор, при этом вход сброса регистра памяти соединен с входами сброса регистра фазовращателя и счетного триггера и является входом установки исходного состояния канала, входы данных регистра

55 памяти являются входами данных канала, синхровход регистра памяти является входом строба данных канала, выход старшего разряда является выходом старшего разряда канала, выходы данных, кроме старшего разряда, подключены к входам данных реги1742998 преобразователя код — фаза; на фиг.2 — функциональная схема устройства управления; на фиг.3 — функциональная схема блока памяти; на фиг.4 — функциональные схемы каналов формирования последовательностей и устройства управления каналами формирова- ния последовательностей; на фиг.5- временные диаграммы режима начального программирования преобразователя; на фиг.6 — временные диаграммы режима формирования фазосдвинутых последовательностей; на фиг.7 — временные диаграммы работы каналов формирования" последовательностей и устройств управления каналами.

Преобразователь (фиг.1) содержит генератор 1 тактовых импульсов, и каналов 2 формирования последовательностей, шину

3 установки исходного состояния, делитель

4 частоты, мультиплексор 5, регистр 6, шину

"Лог,1" 7, двунаправленную шину 8 адресаданных; шину 9 уйравления, шину 10 адреса, блок 11 управления, шину 12 выбора блока памяти, п/2 блоков 13 памяти, n/2 устройств 14 управления каналами формирования последовательностей, и двунаправленных шин 15 данных, n/2 шин 16 передачи кода периода. Выход генератора 1 тактовых импульсов соединен с вторым входом мультиплексора 5 и входом делителя 4 частоты, t выходов которого соединены с входами мультиплексора 5 с третьего по (1+2)-й вход, первый вход мультиплексора прйсоединен к шине "Лог.1", h адресных входов соединейы с выходами. регистра 6, выход 5.1 соединен с третьим синхровходом блока 11 управления, с вторыми синхровхо5 дами блоков памяти 13 ...13п/г, с синхровходами устройств 14 ...14 ц управления, с третьим синхровходом блока 11 управления, второй синхровход которого соединен с вторым выходом 4.2 делителя частоты, первый синхровход подключен к первому

45 стра фазовращателя, синхровход которого является входом записи канала, выходы данных соединены с второй группой входов схемы сравнения, первая группа входов которой является группой входов передачи кода периода, вход разрешения сравнения является входом сравнения канала, выход подключен к синхровходу счетного триггера, установочный вход которого соединен со своим инверсным выходом и входом ин- 10 вертора, выход которого является выходом

Uk канала с номером k, Каждое из устройств управления каналами формирования последовательностей содержит шесть триггеров, пять инверторов, два элемента ИЛИ вЂ” НЕ, 15 два элемента ЗИ, четыре элемента 2ИИЛИ вЂ” НЕ, при этом вход первого инвертора является входом установки исходного состояния устройства. управления, второй вход первого элемента ЗИ соединен с вторым входом второго элемента ЗИ и является синхровходом устройства управления, вход сброса первого триггера является входом пуска устройства управления, синхровход соединен с синхровходом третьего триггера, с вторым входом второго элемента ИЛИ-HE с входом третьего инвертора и является входом первого строба данных фазовращателя, вход пятого инвертора соединен с вторым входом первого элемента ИЛИ вЂ” НЕ и является входом второго строба данных фазовращателя, синхровход второго триггера подключен к входу второго инвертора, к вто. рому входу второго элемента 2И-ИЛИ-НЕ и является первым входом старшего разряда устройства управления, синхровход пятого триггера соединен с входом четвертого инвертора, с третьим входом четвертого элемента 2И вЂ”,ИЛИ вЂ” НЕ и является вторым входом старшего разряда устройства управления, выход первого триггера подключен к первым входам первого и второго элементов ЗИ, третьи входы которых соединены соответственно с выходами первого и третьего элементов 2И вЂ” ИЛИ-НЕ, выходы являются соответственно четвертым и третьим выходами устройства управления, выход первого инвертора подключен к первым входам первого и второго элементов ИЛИ- .

НЕ, выходы которых соединены с входами 50 сброса соответственно второго, третьего, пятого, четвертого, шестого триггеров, выход второго триггера соединен с первым входом пьрвого элемента 2И-ИЛИ-НЕ, второй вход которого подключен к выходу третьего триггера и к второму входу третьего элемента 2И вЂ” ИЛИ-НЕ, третий и четвертый входы соединены между собой и с выходом четвертого триггера, синхровход которого подключен к выходу второго инвертора и к третьему входу второго элемента 2И-ИЛИ.-НЕ, первый вход которого соединен с выходом пятого инвертора и с четвертым входом четвертого элемента 2ИИЛИ-НЕ, выход является первым выходом устройства управления, четвертый вход соединен с выходом третьего инвертора и с вторым входом четвертого элемента 2ИИЛИ вЂ” НЕ, выход которого. является вторым выходом устройства управления, первый вход соединен с выходом четвертого инвертора и с синхровходом шестого триггера, выход которого подключен к третьему и четвертому входам третьего элемента 2ИИЛИ-НЕ, первый вход которого соединен с выходом пятого триггера, На фигг1 приведена функциональная схема многоканального программируемого

1742998 выходу 4.1 делителя 4 частоты и к первым ми входов передачи кода периода каналов синхровходам блоков 131„.13 / памяти. 2, имеющих нечетные и четные номера, кажвход сброса соединен с шиной 3 установки дое из устройств 14 управления каналами исходного состояния, с входом сброса ре- формирования последовательностей соедигистра 6, с входами установки исходного 5 неносдвумя каналами2формирования посостояния каналов 21...2П формирования по- следовательностей, при этом выходы следовательностей, с входами установки ис- старшего разряда каналов 2, имеющих неходного состояния устройств 14>...14п/д четные и четные номера, соединены соотуаравления каналами формирования после- ветственно с первыми и вторыми входами довательностей, с входами сброса блоков 10 старших разрядов устройства 14 управле131...13 / памяти, входы-выходы адреса- ния каналами, выходы с первого по четверданных. подключены кдвунаправленной ши- тый каждого из устройств управления не 8 адреса-данных, входам-выходам каналами подключены соответственно к данных блоков 131;..13пд.памяти и к Ь ин-. входам записи каналов 2 с нечетными и четформационным входам регистра 6, входы 15 ными номерами и к входам сравнения канауправления с первого по третий соединейы лов 2 с четными и нечетными номерами, с соответствующими разрядами шины 9 уп- выходы каналов формирования последоваравления,выходответаподключенкчетвер- . тельностей 2 являются выходами преобра. тому разряду шины 9 управления, входы зователя. установки адреса подключены к шине 10 20 блок 11 управления (фиг.2) содержит адреса, первая группа сигналов управления два селектора 17 и 18 адреса двухканальный соединена с составными частями преобра- программируемый таймер 19; три элемента зователя так, что первый выход11.1 подклю- ИЛИ вЂ” НЕ 20 — 22, два элемента ИЛИ 23 и 24, чен к синхровходу регистра адреса восемь регистров 25-32 сдвига, четыре мультиплексора 6, выходы 11.2, 11.10, 11.12 25 триггера 33 — 36, регистр 37 периода, счетчик подключены соответственно к входам пус- 38 периода, четыре инвертора 39 — 42, четыка, первогостробаданныхфазовращателя и ре элемента 2И 43-46, элемент 2И-НЕ 47, второго строба данных фазовращателя уст- мультивибратор 48, при этом вход сброса ройств 14 ...14 /2 управления каналами таймера 19 подключен к входам сброса реформирования последовательностей, выхо- 30 гистров 25 — 32 сдвига, триггеров 33-35, реды 11.2...11.8, 11.11 соединены соответст- гистра 37 периода, мультивибратора 48, к венно с входами первого пуска, строба второму входу элемента 2И 44 и является. периода, записи-считывания, записи адре- входом сброса блока управления, входы адса, строба адреса, инкрементации адреса, реса-данных селекторов 17 и 18 адреса соевыбора кристалла, второго пуска блоков 35 динены между собой, с входами-выходами

13 ...13д/2 -памяти, выход 11.9 подключен к данных таймера 19, t; входами данных регивходам строба данных каналов 21...2> фор- . стра 37 периода и являются входами-выхомирования последовательностей, 13-й раз- дами адреса-данных блока управления, ряд первой группы сигналов управления, первый вход-выход адреса-данных подклюявляющийся входом, соединен с выходом 40 чен к установочным входам триггеров 33 и завершения ввода-вывода блоков..36, входы строба адреса, считывания и запи13>...13л/ памяти, вторая группа сигналов си селектора 17 адреса соединен с соответуправления подключена к шине выбора бло- ствующими входами селектОра 18 адреса и ка 12 памяти так, то разряды 12.1...12.п/2 являются входами управления блока управсоединены соответственно с входами выбо- 45 ления с первого по третий соответственно, ра канала блоков 13>...13nn памяти, разря- выход ответа селектора 17 адреса соединен ды 12.п/2+1 и 12,п/2+2 подключены с выходом ответа селектора 18 адреса и соответственно к первому и второму входам является выходом ответа блока управления, указания направления передачи блоков адресные вх ды селекторов 17 и 18 адреса

13 ."13 /g памяти, каждый из которых сое- 50 являются соответственно первой и второй. динен с двумя каналами 2 формирования группой входов установки адреса,.выхадза последовательностей, при этом первая и писи селектора 17 адреса подключен к уставтораягруппавыходовданныхкаждогобло- новочному входу регистра 25 сдвига, к ка 13 памяти посредством двунаправлен- вторым входам элементов ИЛИ вЂ” НЕ 29-22 и ных шин 15 данных соединена с входами 55, к вторым входам элементов ИЛИ 23 и 24, данных каналов 2 формирования последо- вход готовности соединен с выходом сдвивательностей, имеющих соответственно не- гового регистра 25, первый, второй, четверчетные и. четные номера, группа выходов тый и пятый выходы выборки кристалла передачи кода периода посредством шин 16 подключены к первым входам соответственпередачикодапериодасоединенасгруппа- но элементов ИЛИ вЂ” НЕ 20 и 21, элемента

1742998

5

15

30

45 блока управления, синхровход регистра 32 сдвига является вторым синхровходом блока управления, синхровход счетчика 38 пе-. 50

ИЛИ 24, элемента ИЛИ вЂ” HE 22, третий выход выборки кристалла соединен с первым входом элемента ИЛИ 23 и является выходом 11.5 первой группы сигналов управления, выход записи второго селектора 18 адреса соединен с входом записи таймера

19 и является выходом 12.n/2+1 второй группы сигналов управления, вход готовности подключен к выходу элемента 2И 43 выход чтения соединен с входом чтения таймера 19 и является выходом 12.п/2+2, выходы выборки кристалла с первого по n/2 являются соответственно выходами

12.1...12.n/2 блока управления, выходы выборки кристалла с ((n/2)+1)-ro по ({n/2)+3)-й подключены соответственно к входам выборки кристалла с первого по третий таймера 19, первый синхровход которого соединен с выходом элемента 2И 46, второй синхровход подключен к первому выходу этого же таймера 19 и к установочному входу регистра 26 сдвига, вход сброса второго канала соединен с выходом элемента

2И 44 и с входом сброса триггера 36, второй выход подключен к установочному входу регистра 27 сдвига, выход готовности соединен с первым входом элемента 2И 43, второй вход которого подключен к выходу инвертора 42, вход которого является входом 11,13 первой группы сигналов управления, выходы элемента ИЛИ-НЕ 20, триггера

33, элемента ИЛИ 23, инвертора 39, второй выход регистра 26 сдвига, выход регистра

29 сдвига, первый и второй выходы регистра

30 сдвига и выход регистра 31 сдвига являются соответственно выходами 11.1, 11.4, 11.6...11.12 блока управления, прямой выход триггера 36 и выход элемента 24 подключены соответственно к второму входу элемента 2И 46 и к установочному входу триггера 34 и являются соответственно выходами 11.2 и 11.3 блока управления, выходы элементов ИЛИ вЂ” НЕ 21 и 22 соединены с синхровходами триггеров 33 и 36 соответственно, синхровход триггера 34 подключен к синхровходам триггера 35, регистров 25-27 сдвига и являются первым синхровходом риода подключен к синхровходам регистров

29-31 сдвига и является третьим синхровходом блока управления, вход разрешения счета счетчика 38 периода соединен с инверсным выходом триггера 36, входы данных подключены к выходам данных регистров 37 периода, вход записи соединен с установочным входом мультивибратора 48 и с выходом элемента 2И 45 выход индикации нулевого состояния подключен к первому входу элемента 2И 45, второй вход которого соединен с выходам триггера 35, установочный вход которого подключен к инверсному выходу триггера 34 и к входу записи регистра 37 периода, первый выход регистра 26 сдвига соединен с входом инвертора 39; третий выход подключен к входу инвертора 40,.выход которого соединен с установочным входом регистра 32 сдвига, выходы с первого по третий соединены с установочными входами регистров 29-31 сдвига соответственно, первый выход регистра 27сдвига подключен к входу инвертора

41, выход которого соединен с вторым входом элемента 2И-НЕ 47, первый вход которого подключен к второму выходу регистра

27 сдвига, а выход соединен с первым входом элемента 2И 44, прямой и инверсный выходы мультивибратора 48 подключены соответственно к установочному входу регистра 32 сдвига и к первому входу элемента

2И 46.

Каждый из блоков 131...13л/2 памяти (фиг.3) содержит три магистральных при5 емопередатчика 49 — 51, тринадцать элементов.ИЛИ 52 — 64, элемент ИЛИ-НЕ 65, инвертор 66, четыре элемента ЗИ 67-70, два регистра 71 и 72 сдвига, три триггера 73-75, элемент 2И вЂ” Н Е с открытым коллектором 76, два элемента 2И 77 и 78, регистр 79 периода, счетчик 80 периода, счетчик 81 адреса, два оперативных запоминающих устройства 82 и 83, внутреннюю двунаправленную шину 84 данных, при этом вход сброса реги5 стра 71 сдвига подключен к входам сброса регистра 72 сдвига, триггеров 73 и 74, регистра 79 периода, счетчика 81 адреса и является входом сброса блока памяти, первый двунаправленный канал передачи данных магистрального приемопередатчика 49 является входами-выходами данных блока памяти, первая группа сигналов управления подключена к составным частям блока памяти, при этом вход сброса триггера 75 является входом первого пуска, первый вход элемента ИЛИ 53 соединен с третьими входами элементов ЗИ 67 и 68 и является входом строба периода блока памяти, входы записи-считывания оперативных запоминающих устройств 82 и 83 объединены между собой и являются входом записи-считывания блока памяти, вход записи счетчика 81 адреса соединей с вторым входом элемента

ЗИ 67 и является входом записи адреса бло5 ка памяти; второй вход элемента ЗИ 68 подключен к первому входу элемента ИЛИ-HE

65 и является входом строба адреса блока памяти, первый вход элемента ИЛИ 63 является входом инкрементации адреса блока памяти, вторые входы элементов.ЗИ 69 и 70

1742998

18 соединены между собой и являются входом ния передачи магистрального приемоперевыбора кристалла блока памяти, синхров- датчика 50 и к первому выходу регистра 72 ход. триггера 75 является входом второго сдвига, первый вход указания направления пуска блока г1амяти, выход элемента 2И-HE передачи соединен с выходом элемента с открытым коллектором 76 является выхо- 5 ИЛИ 56 и с первым входом указания направдом завершения ввода-вывода, вторая груп- ления передачи магистрального приемопепа сигналов управления подключена к редатчика 50, вход выборки кристалла составным частям блока памяти так, что которого соединен с вторыми входами элепервый вход элемента ЗИ 67 соединен с ментов ИЛИ 60 и 62 и с выходом элемента первым входом элемента ИЛИ 52, с вторыми 10 ИЛИ 57, второй двунаправленный канал певходами элементов ИЛИ 56 и 57 и является редачи данных подключен к входам-выховходом выбора канала, первый входэлемен- дам оперативного зааоминающего та ЗИ.68 подключен к вторым входам эле- устройства 82 и является первой группой ментов ИЛИ 58 и 64 и является первым выходов данных блока памяти, выход "Вывходом указания направления передачи, 15 полнено" соединен с первым входом элепервый вход элемента ИЛИ 55 соединен с мента 2И 77, второй вход которого вторыми входами элементов ИЛИ 52 и 54 и подключен к выходу "Выполнено" магистявляется вторым входом указания направ- рального приемопередатчика 51, выход соления передачи блока памяти, синхровходы единен с вторым входом элемента ИЛИ 55 и регистров 71 и 72 сдвига, триггеров 73 и 74 20 с первым входом элемента ИЛИ 64, выход объединены между собой и являются.пер- которого подключен к установочному входу вым синхровходом блока памяти, синхров- регистра 71 сдвига, первый выход которого ход счетчика 80 периода является вторым . соединен с первыми входами элементов синхровходом блока памяти, вход выборки ИЛИ 59 и 60, второй выход подключен к кристалла магистрального приемопередат- 25 второму входу элемента 2И вЂ” НЕ с открытым чика 49 соединен с выходом элемента ЗИ 67, коллектором 76, первый вход которого соепервый вход указания направления переда- динен с выходом элемента ИЛИ 54, выход чи подключен к выходу элемента ЗИ 68, вто- элемента ИЛИ 52 подключен к установочнорой вход указания направления передачи му входу регистра 72 сдвига, второй выход соединен с выходом элемента ИЛИ 55, вто- 30 которого соединен с первым входом элерой двунаправленный канал передачи дан- мента ИЛИ 61 и с первым входом элемента ных подключен к внутренней ИЛИ 62, выход которого подключен к треть-. двунаправленной шине 84 данных, выход ему входу элемента ЗИ 70; первый вход ко"Выполнено" соединен с первыми входами торого соединен с выходом элемента ИЛИ элементов ИЛИ 54 и 58, с вторыми входами 35 60, выход подключен к входу выборки криэлемента ИЛИ 53 и элемента ИЛИ-НЕ 65, сталла оперативного запоминающего уствыход которого подключен к второму входу ройства 82, вход выборки кристалла элемента ИЛИ 63, выход которого соединен оперативного запоминающего устройства с синхровходом счетчика 81 адреса, входы 83соединен с выходом элемента ЗИ.69, пер данных которого соединены с входами дан- 40 вый и третий входы которого подключены ных регистра 79 периода, первыми двунап- соответственно к выходам элементов ИЛИ равленными каналами передачи данных 59 и 61, выход элемента ИЛИ 53 соединен с приемопередатчиков 50 и 51 и внутренней установочным входом триггера 73, инверсшиной 84 данных, выходы, кроме старшего ный выход которого подключен к синхровхоразряда, подключены к адресным входам 45 ду регистра 79 периода и к установочному оперативных запоминающих устройств 82 и входу триггера 74, инверсный выход которо83, выход старшего разряда соединен с пер- ro соединен с вторым входом элемента 2И вым входом элемента ИЛИ 57 и с входом 78, первый вход которого подключен к выхоинвертора 66, выход которого подключен к . ду индикации нулевого состояния счетчика первому входу элемента ИЛИ 56, выход ко- 50 80 периода, выход соединен с входом запи:торого соединен с вторыми входами эле- си счетчика 80 периода, вход разрешения ментов ИЛИ 59 и 61 и с входом выборки счета которого.подключен кинверсномувыкристалла магистрального приемопередат- ходу триггера 75, входы данных соединены чика 51, второй двунаправленный канал пе- с выходами данных регистра 79 периода, редачи данных которого подключен к 55 выходы данных являются группой выходов входам-выходам оперативного запоминаю- передачи кода периода блока памяти. щего устройства 83 и является второй груп- Каждый из каналов 2 ...2, формировапой выходов данных блока памяти, второй ния последовательностей (фиг.4) содержит вход указания направления передачи под- . регистр 85 памяти, регистр 86 фазовращатеключен к второму входу указания направле- ля, схему 87 сравнения, счетный триггер 88, 19

1742998

20 инвертор 89, при этом вход сброса регистра

85 памяти соединен с входами сброса регистра фазовращателя 86 и счетного триггера

88 и является входом установки исходного состояния канала, входы. данных регистра

85 памяти являются входами данных канала, синхровход регистра 85 памяти является входом строба данных канала, выход старшего разряда является выходом старшего разряда канала, выходы данных, кроме старшего разряда, подключены к входам данных регистра фазовращателя 86, синхровход которого является входом записи канала, выходы данных соединены с второй группой входов схемы 87 сравнения, первая группа входов которой является группой входов передачи кода периода, вход разрешения сравнения является входом сравнения канала, выход подключен K синхровходу счетного триггера 88, установочный вход ко10

20 торого соединен со своим инверсным выходом и входом инвертора 89, выход которого является выходом Ug канала с номером k.

Каждое из устройств 141...14 !2 управления каналами формирования последова- 25 тел ьностей (фиг.4) содержит шесть триггеров 90-95, пять инверторов 96-100, два элемента ИЛИ-НЕ 101 и 102, два элемента ЗИ 103 и 104, четыре элемента 2ИИЛИ вЂ” HE 105-108, при этом вход инвертора 30

96 является входом установки исходного состояния устройства управления, второй вход элемента ЗИ 103 соединен с вторым входом элемента ЗИ 104 и является синхровходом устройства управления, вход 35 сброса триггера 90 является входом пуска устройства управления, синхровход соединен с синхровходом триггера 92, с вторым входом элемента ИЛИ-HE 102. с входом инвертора 98 и является входом первого 40 . строба данных фазовращателя, вход инвертора 100 соединен с вторым входом элемента ИЛИ-НЕ 101 и является входом второго строба данных фазовращателя, синхровход триггера 91 подключен к входу инвертора 45

97, к второму входу элемента 2И-ИЛИ-НЕ

106 и является первым входом старшего разряда устройства управления, синхровход триггера 94 соединен с входом инверто.ра 99, с третьим входом элемента 50

2И-ИЛИ-НЕ 108 и является вторым входом старшего разряда устройства управления, -выход триггера 90 подключен к первым входам элементов ЗИ 103 и 104, третьи входы которых соединены соответственно с выхо- 55 дами элементов 2И-ИЛИ-Н Е 105 и 107, выходы являются соответственно четвертым и третьим выходами устройства управления, выход инвертора 96 подключен к первым входам элементов ИЛИ-HE 101 и 102, выходы которых соединены с входами сброса триггеров 91, 92 и 94 и триггеров 93 и 95 соответственно, выход триггера 91 соединен с первым входом элемента 2И вЂ” ИЛИ-НЕ

105, второй вход которого подключен к выходу триггера 92 и к второму входу элемента

2И-ИЛИ-НЕ 107, третий и четвертый входы соединены между собой и с выходом триггера 93, синхровход которого подключен к выходу инвертора 97 и к третьему входу элемента 2И-ИЛИ-НЕ 106, первый вход которого соединен с выходом инвертора 100 и с четвертым входом элемента 2И-ИЛИ-НЕ

108, выход является первым выходом устройства управления, четвертый вход соединен с выходом инвертора 98 и с вторым входом элемента 2И-ИЛИ вЂ” HE 108, выход которого является вторым выходом устройства управления, первый вход соединен с выходом инвертора 99 и с синхровходом триггера 95, выход которого подключен к третьему и четвертому входам элемента 2ИИЛИ вЂ” НЕ 107, первый вход которого соединен с выходом триггера 94, Генератор 1 тактовых импульсов служит для выдачи тактовых импульсов, синхронизирующих работу всего преобразователя. Каналы 21...2л формирования последовательностей предназначены для формирования импульсных последовательностей, программируемых по частоте и фазовому сдвигу. Шина 3 установки исходного состояния служит для установки составных частей преобразователя в исходное состояние. Делитель 4 частоты предназначен для выработки t сигналов с частотами, полученными делением тактовой частоты генератора 1. Мультиплексор 5 служит для выработки тактовых импульсов с частотой, зависящей от кода, записанного в регистре 6. Шина "Лог.1" 7 предназначена для установки уровня "Лог,1" на первом входе мультиплексора 5. При этом, если на адресных входах мультиплексора (A) установлен код, соответствующий подключению первого входа, то на выходе мультиплексора отсутствуют тактовые импульсы, а присутствует сигнал с уровнем "Лог.1". Двунаправленная шина 8 адреса-данных предназначена для связи преобразователя с внешними усройствами, например с микроЭВМ, а также для связи составных частей преобразователя между собой. По шине 8 могут передаваться как адреса, так и данные, при этом передача адреса сопровождается стробом 9.1 адреса. При чтении данных внешним устройством формируется сигнал

9.2 чтения, при записи внешнее устройство выдает сигнал 9.3 записи, сигнал 9.4 ответа формируется преобразователем при завершении цикла обмена с внешним устройст21

1742998 вом. Шина10адресасостоитиздвухсостав-. даче, например, двоичного адреса ляющих шин 10.1 и 10.2, служащих для уста- ХХ...XX0110 импульс выборки появится на . новки адресов. селекторов 17 и 18 адреса выходе ВКЗ. соответственно, по которым к ним обраща- Селектор 18 адреса служит для формиется внешнее устройство. Блок 11 управле- 5 . рования. ния 11 предназначен для выработки сигналов ЗП и чтения (ЧТ) при совпадесигналов управления составными частями - нии старших разрядов адреса, передаваепреобразователя. Шина выбора блока 12 мого Il0 шине 8 и сопровождаемого стробом памяти служит для передачи сигналов выбо-: 9.1 адреса и сигналом записи 9,3 или чтения ра любого из (n/2) блоков памяти..Блоки 10 9.2 с соответствующими разрядами адреса, 131...13П/2 памяти предназначены для запи- установленными на шине 10; си, хранения и считывания информации о сигналов ВК в зависимости от младших фазовом сдвиге, разрядов поступающего адреса; номер выУстройство 141...14>/z управления кана- бираемого выхода ВК соответствует коду в лами формирования последовательностей 15 младших разрядах адреса, деленному на служат для выработки сигналов, управляю- два, щих работой каналов формирования им- Назначение сигналов ВКследующее: пульсных. последовательностей. ВК1...ВKngz — для формирования сигнаДвунаправленные шины 151...15л данных лов выборки соответствующего блока 13 папредназначены для передачи информации 20 мяти; между блоками 131...13п/г памяти и канала- BKn/ã+t — выбор счетчика 1 таймера 19; ми 21...2n "формирования последовательно- ВКП/2+2 — выбор счетчика 2 таймера 19; стей. Шины 161...16пд передачи кода . BKn/2+3 выборрегистрасостоянийтайпериода служат для передачи указанного . мера 19. кода из соответствующего блока 13 памяти 25 Например, пусть внешним устройством в каналы 2 формирования последовательно- уста на вливается двоичн ый адрес стей. Селектор 17 адреса служит для форми- YY...YY0100, (где YY...YY — соответствует рования; разрядам, установленным на шине 10 адресигнала записи (ЗП) при совпадении са), при этом появится импульс выборки на старших разрядов адреса, передаваемого ЗО выходе ВК2 селектора 18 адреса. Таймер 19 по шине 8 и сопровождаемого стробом 9.1 предназначен для задания временных инадреса и сигналом 9,3 записи с соответству-.. тервалов обращения к блокам 13 памяти, ющими разрядами адреса, установленными каналам 2 формирования последовательно-. на шине 10: . стей и устройствам 14 управления каналасигналов выборки кристаллов ВКО...ВК4 35 ми. Таймер содержит два независимых в зависимости от 4 младших разрядов по- суммирующих счетчика, обращение к котоступающегоадреса;номервыбираемоговы- рым происходит по сигналам ВК1 и ВК2 хода ВК соответствует коду в младших соответственно, и регистр состояний (PC), разрядах адреса, деленному на два. задающий режим работы таймера, обращеНазначение сигналов ВКО...ВК4 следу- 40 ние к РС происходит по сигналу ВКЗ. Региющее: стры 25-32 сдвига служат для

ВКΠ— для формирования сигнала запи- формирования задержанных или сдвинутых си в регистр 6(11.1) адреса мультиплексора; относительно друг друга импульсов, испольВК1 - для выработки сигнала записи- зуемых в качестве внутренних и внешних считывания, поступающего в блоки 45 управляющих сигналов блока 11 управле131...13дд (11.4) памяти; ния. Триггеры 34 и 35 служат для выработки

ВК2-для формирования сигналов запи- из сигнала 11.3 записи двух сдвинутых относи и синхронизации счетчиков 81 (11.5, 11.6) сительно друг друга импульсов, по первому адреса; из которых происходит запись кода полупеВКЗ вЂ” для выработки сигналов синхро- 50 риода в регистр 37 периода, а по второму— низации регистров 79 периода (11.3); . в счетчик 38 периода, Регистр 37 периода

ВК4-.для формирования сигналауправ- представляет собой регистр памяти, в, котоления блоками 131...13лд "пуск/стоп" (11.2) ром запоминается код, соответствующий памяти. сдвигу фаз в 180, т,е. полупериоду следоваНапример, пусть внешним устройством 55 ния фазосдвинутых импульсов. устанавливается двоичный адрес Счетчик 38 периода представляетсобой

XX.,„XX0000Ä XX...ХХ вЂ” соответствует синхронный реверсивный двоичный счетразрядам, установленным на шине 10 адре- чик, формирующий на выходе индикации нуса), при атом появится импульс выборки на левого состояния временные интервалы, выходе ВКО селектора 17 адреса, а при по- соответствующие записанному в регистре

23. 1742998

25

35

50

38 коду полупериода. Мультивибратор 48 предназначен для удлинения коротких импульсов, поступающих на его вход запуска с выхода элемента И 45. Магистральный приемопередатчик (МПП) 49 предназначен для передачи информации из двунаправленной шины 8 адреса-данных во внутреннюю двунаправленную шину 84 данных при подаче сигнала выборки приемопередатчика (В К) и сигнала направления передачи (С1) и обратной передачи из шины 84 в шину 8 при подаче сигнала выборки (ВК) и сигнала направления передачи (С2). МПП 50 и 51 служат для передачи информации из внутренней шины 84 по соответствующей шине

15 на входы-выходы соответственно первого и второго оперативных запоминающих устройств (ОЗУ1 и ОЗУ2) 82 и 83 (при подаче сигналов ВК и С1) и обратной передачи из

ОЗУ1 82 и ОЗУ2 83 во внутреннюю шину 84 (при подаче сигналов ВК и С2). Информация, прошедшая через приемопередатчики 4951, сопровождается соответствующим сигналом "Выполнено" (ВП). Регистры 71 и 72 сдвига служат для выработки сдвинутых относительно друг друга импульсов, используемых для формирования управляющих

" сигналов блока 13 памяти. Регистр 79 пери- . ода аналогично регйстру 37 периода пред.ставляет собой регистр памяти, служащий . для запоминания кода полупериода следования фаэосдвинутых импульсов, но информация, запоминаемая в регистре 79 каждого из блоков 13 памяти, сдвинута по времени . относительно информации в регистре 37, Счетчик 80 периода, представляющий собой синхронный реверсивный счетчик, работает в режиме циклического вычитания содержимого счетчика в пределах от записанного кода полупериода до нуля и выдачи промежуточных значений кода через соответству- . ющую шину 16 непосредственно в каналы 2 формирования последовательностей. Счетчик 81 адреса, представляющий собой синхронный двоичный счетчик, предназначен для записи, хранения и выдачи кода адреса на адресные входы ОЗУ1 82 и ОЗУ2 83 . ОЗУ1

82 и ОЗУ2 83 служат для записи, хранения и считывания информации о фазовом сдвиге, . которая представляет собой последовательность кодов, каждый из которых соответствует фазовому сдвигу в диапазоне 0 — 360О, причем старший разряд указывает на при. надлежность к диапазону 0-180 (при

"Лог.0") или 180 — 360 (при "Лог.1"); а код, записанный в остальных разрядах. соответствующий фаэовому сдвигу в пределах 180, не должен превышать кода полупериода, записанного в регистрах 37 и 79 периода.

При этом при обмене информацией с внешним устройством каждый блок,13 памяти имеет свой адрес, а ОЗУ1 82 и ОЗУ2 83 каждого из блоков 13 представляются внешнему устройствуу имеющими адреса 00 „, 005 01...11 и 10...00-11...11 соответственно. В режиме формирования фазовых сдвигов информация считывается из всех ОЗУ1 и ОЗУ2 блоков 131...13 а памяти параллельно, т.е в этом режиме по одному адресу происхоЯ дит считывание из всех ОЗУ преобраэователя. Элементы ИЛИ 56 и 57 и инвертор 66 служат для формирования сигналов обращения к ОЗУ1 82 или ОЗУ2 83 в режиме обмена информацией с внешним устройст15 вом. Внутренняя двунаправленная шина 84 данных предназначена для двунаправленной передачи информации между МПП 4951 и для однонаправленной передачи данных из приемопередатчика 49 в регистр

79 периода или.счетчик 81 адреса. В связи с чем, что в каждом цикле формирования фаэосдвинутых последовательностей формируется фазовый сдвиг в диапазоне 0-180О, моменты считывания информации иэ ОЗУ1 и ОЗУ2 и записи ее в регистры 86 фазовращателей не должны совпадать при считывании из соседних ячеек памяти кодов, отличающихся в старшем разряде, поэтому в состав каналов 21„.2п формирования последовательностей введены регистры 85 памяти, предназначенные для. промежуточного хранения информации, считанной иэ памяти, и регистры 86 фазовращателей, необходимые для хранения той же информации о сдвиге фаз, но смена информации в которых происходит в моменты времени, зависящие от состояния старшего разряда кода. Схемы 87 сравнения предназначены для сравнения кодов, записанных в

40 регистры 86 фаэовращателей с циклически изменяющимся кодом, поступающим из счетчиков 80 периода по шинам 16. Счетные триггеры 88 служат для формирования фазосдвинутых сигналов из импульсов, появляющихся на выходах схем 87 сравнения при равенстве кодов на его:двух группах входов, т,е. схемы 87 сравнения и триггеры

88 в каждом из каналов образуют собственно фазовращатели. Инверторы 89 выполняют функции буферов и предназначены для согласования выходов преобразователя с нагрузкой. Логические элементы 97, 98, 100, 106 и 108; входящие в состав устройств 14 управления, предназначены для формирования импульсов записи.в регистры 86 фазовращателей в зависимости от старшего разряда кода, Триггеры 90-95 и логические элементы 96-105, 107, также входящие в. состав устройств 14 управления, служат для формирования серий импульсов, разреша- .

1742998

26 ющих сравнение кодов схемами 87 сравнения. .Устройство работает следующим образом;

Перед началом работы внешним устройством по шине 3 подается сигнал установки исходного состояния, устанавливающий в нулевое состояние составные части преобразователя, При этом на выходе регистра 6 устанавливается нулевой код и в мультиплексоре 5 открывается канал, имеющий нулевой адрес. Указанному адресу соответствует первый вход мультиплексора, присоединенный к шине "Лог.1"

7, поэтому тактовые импульсы с выхода генератора 1 или делителя 4 частоты не проходят на выход 5.1 мультиплексора и на указанном выходе появляется сигнал с уровнем "Лог.1". Преобразователь может работать в двух режимах: начального про. граммирования и формирования фазосдвинутых. последовательностей импульсов, Рассмотрим первый режим (фиг.5). На шине

8 адреса-данных внешним устройством по адресу ХХ...ХХ0000 устанавливается код частоты (F), при этом селектор 17 адреса вырабатывает сигналы ЗП и ВКО, из которых на элементе ИЛИ-НЕ 20 формируется импульс

11,1(фиг.5), производящий запись h-разрядного кода, поступающего по шине 8 в ре. гистр 6. В соответствии с записанным в регистр 6 кодом открывается определенный канал мультиплексора и на его выходе 5.1 появляются тактовые импульсы, снимаемые с выхода генератора 1 или с одного из выходов делителя 4 частоты (фиг.5, 5.1). Следующим шагом в этом режиме является запись кода полупериода фазосдвинутых сигналов в регистры 37 и 79 периода и в соответствующие им счетчики 38 и 90 периода. Для этого внешнее устройство по адресу

ХХ...ХХ01,10 подает код полупериода. (Т/2), На выходах селектора 17 адреса появляются сигналы 3П и ВКЗ, используемые для формирования элементом ИЛИ 24 сигнала записи в регистры 37 и 79 периода и счетчики периода 38 и 80 (11.3) (фиг.5). На выходах триггеров 34 и 35 формируются два сдвинутых относительно друг друга импульса, по первому из которых происходит запись кода полупериода в регистр 37 периода, а по второму — в счетчик 38 периода (фиг.5, 0 38).

Аналогичным образом на выходах триггеров

73 и 74 из сигнала 11.3 формируются два импульса, по первому из которых происходит запись кода полупериода в регистры 79 периода, а по второму — в счетчики 80 периода (фиг.5, О 80). При этом код полупериода передается иэ двунаправленной шины 8 во внутреннюю шину 84 через МПП 49, поэтому триггер 73 каждого из каналов 13 ...13пу2 запускается снимаемым с выхода элемента

ИЛИ 53 импульсом, появляющимся при наличии сигнала 11,3 записи и сигнала "Вы5 полнено", свидетельствующем о появлении кода полупериода на выходе МПП 49; Следующим шагом в этом режиме является запись информации о фазовом сдвиге в блоки

131...13пп памяти. Рассмотрим вопрос о

10 том, каким образом происходит кодирование указанной информации. При этом под кодированием понимается. установление взаимно однозначного соответствия между теоретически значением сдвига фаз р и co-.

15 ответствующим значением кода Ст в соответствии с формулой CT = (рс) /d где d — требуемая дискретность формирования фазового сдвига, град.

Процесс кодирования предшествует режиму начального программирования и осу- . ществляется во внешнем устройстве (например, в микроЭВМ). Пусть известно, что преобразователь работает на фазометры с усреднением с периодом усреднения .

Tycpeg = 300 мкс, при этом известны законы изменения сдвига фаз в-каждом из каналов формирования последовательностей. Рассчитаем теоретические значения сдвига фаз . с дискретом времени, равным указанному периоду усреднения. Полученные значения . сдвига фаз можно закодировать различными способами, отличающимися получаемой точностью кодирования. Простейший способ кодирования, дающий наименьшую точность, заключается в том, что для полученного теоретического значения сдвига фаз в соответствии с приведенной формулой рассчитывается значение кода Ст, которое аппроксимируется ближайшим це40 -лым значением кода Ск, т.е. Ск =(Ст+ 0,5), где квадратные скобки означают операцию взятия целой части числа, С целью повышения точности кодирования разбивают период усреднения на k подинтервалов и кодируют теоретические значения сдвига фаз на каждом из подинтервалов аналогичным образом. При этом способе кодирова. ния можно записать k - m/I, I = 1 и имеет физический смысл количества соседних значений кода, которым кодируется теоретическое значение сдвига фаз. на подинтервале.

Таким образом k = m и теоретическое значение сдвига фаз на интервале усреднения кодируется m значениями кода. Дальнейшее повышение точности кодирования может быть достигнуто при применении алгоритма эффективного кодирования, т.е. при разбиении интервала усреднения íà k подинтервалов при > 1 (выражение I >1. 27. 1742998

28 означает, что каждое значение сдвига фаэ на подинтервале кодируется несколькими соседними значениями кода). При использовании указанного алгоритма теоретическое значение кода нв подинтервале Ст аппрок-. симируется набором из - х + у соседних целых значений кода в соответствии с формулой

C„=(x (Ст)+у (C+1j)/(х+у);

Гда Х И у — ЧИСЛО ЗНаЧЕНИй КОда fCт) И (Ст+1) В наборе соответственно. Пусть, например, необходимо аппроксимировать полученное теоретическое значение кода на подинтервале Ст = 16,32. При простейшем способе кодирования получим С» (16,32+ 0,5) - 16, а при использовании алгоритма эффективного кодирования и - 10 приведенная формула дает наиболее точный результат при х=7иу=З,т.е. С» =(7 16+3 17)/10-16;3.

Для получения наиболее точного приближения к теоретическому значению Ст - 16,32 необходимо из 10 последовательно расположенных ячеек памяти считать 7 значений кода 16 и 3 значения кода 17. Для установления.значений параметров и К при которых достигается наилучшее приближение усредненных значений сдвига фаз на интервале усреднения к соответствующим теоретическим значениям, проведено математическое моделирование, в ходе которого получены точностные параметры приближений при различных.! u k. По результатам моделирования можно сделать вывод, что наилучшая точность кодирования реализуется при значениях и К близких друг к другу, т.е. для случая m 30 возможны две комбинации значений и К обеспечивающих наилучшую точность: !.= 5, k = 6 и = 6, k = 5. Итак, для получения высокой точности приближения интервал усреднения должен быть разбит на k подинтервалов, а для каждого подинтервала должна быть проведена кодировка соответствующего теоретического значения набором из соседних значений кодов, т.е. усредненное значение кода на интервале усреднения складывается иэ m =k зна. чений кода.. Это означает, что по сравнению с простейшим способом кодирования в m раз должны бь1ть увеличены частота смены информации о фазовом сдвиге и емкость оперативных запоминающих устройств, входящих в состав каждого из блоков 2 памяти. Кодирование в соответствии с алгоритмом эффективного кодирования приводит к тому, что усредненное значение сдвига фаз на интервале усреднения является более точным значением (более близким к теоретическому значению), чем значение, полученное простейшим способом кодирования, Рассмотрим теперь вопрос о том, каким образом закодированная инфор5 мация заносится в блоки памяти. В исходном состоянии на входах адреса оперативных запбминающих устройств

ОЗУ1 82 и ОЗУ2 83 установлен адрес

00. ° .00, так как перед началом работы счет10 чики 81 адреса были обнулены; блоки ОЗУ1

82 и ОЗУ 83 блоков 13 памяти находятся в режиме записи (на выходе 11.4 блока 11 управления присутствует уровень "Лог.0").

Первоначально происходит установка адре15 са в счетчиках 81 адреса каждого из.блока

13 памяти, Для этого внешнее устройство по адресу ХХ,;,ХХ0100 подает код адреса

00...01 (А - 1). Селектором 17 адреса формируются сигналы ЗП и ВК2, используемые для

20 формирования сигнала разрешения предварительной записи в счетчик 11.5 адреса и сигнала синхронизации счетчика (11.6) (на элементе ИЛИ 23)(фиг,5, 11.5, 11.6). Элементами ЗИ 67 и 68. формируются сигналы; по25 ступающие соответственно на вход ВК и С1

МПП 49 и разрешающие передачу кода адреса через МПП 49 по внутренней шине 84 данных на информационные входы счетчика

81 адреса (фиг.5; Q 81). Код адреса эаписы30 вается в счетчик по сигналу синхронизации (С), формируемому элементами ИЛИ-Н Е 63 и И 65. После установки адреса происходит запись кодов, соответствующих фазовым . сдвигам в диапазоне 0-360 в ОЗУ1 82 бло35 ков 13>...13 /2 памяти. Для этого внешнее устройство по адресу VY...YY0000 устанавливает предназначенный для записи в ОЗУ1 блока 13 памяти код (код !1), селектор 18 адреса, дешифровав поступивший адрес, 40 формирует сигналы ЗП и ВКО, передающиеся низким уровнем и поступающие в блок

131 памяти. Элементами ЗИ 67 и 68 вырабатываются сигналы, поступающие соответственно на входы ВК и С1, МПП 49 и

45 разрешающие прохождение информации через МПП 49 во внутреннюю шину 84 данных. Прошедшая информация, сопровождаемая сигналом "Выполнено", через МПП 50 (так гак ВК -"0" и C! -."О" ), поступает по

50 шине 151 на входы-выходы данных ОЗУ 82 (фиг,5, 0 ОЗУ1 ). Параллельно с этим на выходе элемента ИЛИ 64 формируется сигнал

"Лог.О", поступающий на установочный вход регистра 71 сдвига. Регистр 71. сдвига

55 формирует два задержанных относительно друг друга сигнала.

Первый сигнал, проходя через элемен ты ИЛИ 60 и ЗИ 70, поступает на вход выборки кристалла ОЗУ1 (CE), разрешая

1742998. 30 запись поступающей по шине I5< информа- сигналов СI, С2 соответственно, счетчик ции в ОЗУI (фиг,5, СЕОЗУI 1), СТI будет работать в режиме программиру.Второй сигнал, задержанный на время, емого делителя частоты, а СТ2 — в режиме необходимое для окончания записи инфор- интервального таймера; мации в ОЗУI, проходя через элемент 2И- 5 в счетчик СТI заносится код, соответстHE с открытым коллектором 76 (11,13), вующий числу полупериода фазосдвинутых используется для формирования инверто- . сигналов, через которое должна происхором42иэлементом2И43сигнала,поступа- дить смена информации в каналах 2 ...2, ющего на вход готовности (ГОТ) селектора формирования последовательностей;

18 адреса и свидетельствующего об оконча- 10 в счетчик СТ2 заносится код, соответстнии цикла. записи информации (фиг.5, вующий числу циклов считывания информа11 13), Селектор 18 адреса, получив сигнал ции из блоков памяти, т.е. максимальному

ГОТ, устанавливает сигнал OTB (9.4), изве- адресу(!ч), по которому происходит обращещающий внешнее устройство об окончании. ние к блокам памяти в течение одного опыцикла. Элементы 2И-HE 76 выполнены с 15 та. отк:рытым коллектором, для того чтобы обес- Предположим, что теоретически рассчипечить схему МОНТАЖНОЕ ИЛИ для (п/2) таныизанесенывОЗУ182иОЗУ283блоков сигналов 11.13, снимаемых с блоков I3<...13 а памяти по N значений кодов

13 „.13 д памяти. После того, как законче- сдвигов фаз, период смены фазового сдвига на запись информации по адресу 00...01 20 должен быть не более Тсм, частота фазосдОЗУI блока 131 памяти, аналогичным обра- винутых сигналов должна составлять f,H, зом происходит запись информации (код При таких условиях в счетчик CTI.íåîáxîäè1z...код 1 д) по указанному адресу в ОЗУI мо занести код, соответствующий числу пол82 блоков 132...13п- памяти (фиг.5, D упериодов1=2АТ,авсчетчикСТ2 — код, 03YIg, СЕОЗУ1 ). При этом внешнее уст-. 25 соответствующий максимальному адресу N. ройство последовательно устанавливает ко- По завершении программирования рабочей ды сдвига фаз по адресам YY...YY0010, частоты F, регистров 37 и 79 и счетчиков 38

YY...YY0100 и т.д., о завершении каждого и 80 периода, блоков 13>...13пд памяти и цикла записи свидетельствует появление таймера 19 начинается второй режим рабосигнала 0ТВ (9.4). По завершении записи 30 ты преобразователя-формированиефазосинформации в ячейки ОЗУI 82 блоков двинутых последовательностей(временные

131...13 д памяти с адресами 00...01 анало- диаграммы, фиг.б). Для этого внешнее устгичным образом устанавливаются следую- ройство устанавливает нулевой адрес в щие адреса (2;..N) и происходит запись счетчиках 81 адреса каждого из блоков информации (код 2j... код 2п!2, код 3!... код 35 131...13пд памяти (фиг.6, Q81) и переводит и д) по установленным адресам в соответ- их в режим считывания, устанавливая тригствующие ячейки ОЗУI 82 блоков 13>...13лу2 . гер 33 (выход 11,4 блока 11 управления в памяти. После того, как вся необходимая состояние "Лог.1" путем подачи по адресу информация записана в ОЗУI каждого из .ХХ...XX0010 кода 00...01(фиг.6, 11.4). Далее блоков 3 памяти, происходит запись кодов 40 внешнее устройство подает команду "Пуск", сдвига фаз (код 1 П+1... код 1, код 2л/2+1... устанавливая по адресу ХХ...ХХ1010 код код йп) в ОЗУ2 83. Все операции осуществ- 00..;01, при этом селектор 17 адреса формиляются аналогичным образом,. за исключе- рует сигналы ЗП и ВК4, передающиеся низнием: ким уровнем, на выходе элемента ИЛИ вЂ” НЕ запись происходит, начиная с адреса 45 22 появляется импульс(фиг.6, 022), по кото10...01; рому происходит запись состояния разряда передача информации из внутренней 8.1(т.е. "Лог.1") в триггер 36(фиг.6, Q36). По шины 84 на входы-выходы данных ОЗУ2 83 этому сигналу, поступающему на вход разпроисходит через МПП 51 по шинам 152k; решения счета счетчика 38 периода, запусигналы СЕ ОЗУ2, разрешающие за-, 50 скается указанный счетчик,. работающий в пись поступающих по шинам 152k данных, режиме вычитания. По достижении счетчиформируются элементами ИЛИ 59 и ЗИ 69. ком нулевого состояния импульсом с вь хода

По завершении записи информации в индикациинулевогосостояния,прошедшим

ОЗУI 82 и ОЗУ2 83 всех блоков 131 13 у через элемент И 45, происходит очередная памяти происходит программирование 55 запись в счетчик 38 кода полупериода, хравнешнимустройствомтаймера 19; нящегося в регистре 37 периода, запуск в регистр состояний (PC) заносится код мультивибратора 48 (фиг.6, Q 48) и счет прорежима (R) (фиг.5, РС(19)), означающий что должается..Частота импульсов, появляюзапуск счетчиков СТI и СТ2 таймера будет щихся на выходе индикации нулевого происходить под действием тактирующих состояния, равна удвоенной требуемой час31

1742998

32 тоте фазосдвинутых сигналов на выходе, преобразователя. Импульсами с инверсного выхода мультивибратора 48 запускается счетчик СТ1 таймера 19. По прохождению числа импульсов с выхода мультивибратора 5

48, соответствующих коду деления частоты счетчика СТ1, на первом выходе таймера 19 циклически формируются импульсы смены информации, На временной диаграмме фиг,6 (Q1 19) показан случай, когда смена 10 информации происходит через 6 полупериодов. Регистры 26, 28 — 32 сдвига и инверторы 39 и 40 образуют распределитель импул ьсов; формирующий уп ра вляющие. импульсы 11.7„,11.12 в каждом цикле смены 15 информации. Назначение сигналов

11.7...11,12 следующее: увеличение содержимого счетчика 81 адреса на 1 (фиг,6, 11.7); выбор кристалла памяти (фиг.6, 11.8) 20 запись в регистр 85 памяти каждого из каналов 2 ...2л формирования. последовательностей (фиг.6, 11.9); запись информации в регистры 86 фазовращателей каждого из каналов 2 ...2n в 25 начале цикла смены информации (11.10)

{фиг,6, 11.10) или через промежуток време, ни, равный длительности полупериода фазосдвинутых последовательностей (11. l2) (фиг.6, 11.12); 30 пуск режима формирования последовательностей (11,11) (фиг.6, 11. l1). По сигналу

11.7, прошедшему через элемент ИЛИ 63, в каждом цикле смены информации происходит,увеличение содержимого счетчиков 81 35 адреса на 1, а по сигналу 11.8, прошедшему через элементы ЗИ 69 и 70, информация о полном фазовом сдвиге в диапазоне 0-360 параллельно считывается из ячеек ОЗУ1 82 и ОЗУ2 83 каждого из каналов 131...13р/ по 40 установленному адресу. Считанная информация по сигналам 11.9 запоминается в регистрах 85 памяти каналов формирования последовательностей 2t...2П (фиг.6, Q 85).

Сигналы с выходов старшего разряда каж- 45 дого из регистров 85 памяти поступают в устройство 14 управления, где используются для формирования импульсов записи в регистры 86 фазовращателей и серий импульсов, разрешающих сравнение кодов 50 схемами 87 сравнения. При сигнале "Лог,0" на выходе старшего разряда запись кода сдвига фаз в регистры 86 фазовращателей происходит по импульсам 11.10, прошедшим через элементы 106 или 108 в начале 55 диапазона 0-180О, а при сигнале "Лог.1" запись кода происходит по импульсам 11.12 в начале диапазона 180-360О, что иллюстрируется временными диаграммами на фиг,7.

Для исключения неоднозначности измере4 ния фазового сдвига присоединенными к выходам преобразователя фазометрами при переходах из диапазона в диапазон принято соглашение, что после момента перехода из диапазона в диапазон в течение. времени, равного полупериоду фазосдвинутого сигнала, фазовйй сдвиг не формируется. Для этого на выходах элементов

И-ИЛИ-НЕ 105 и107формируются сигналы запрета сравнения (фиг.7, Q 105), которые запрещают в указанные моменты времени прохождение тактовых импульсов 5.1 через элементы И 103 и 104 на входы разрешения сравнения схем 87 сравнения. В связи с указанным соглашением на временных диаграммах(фиг.7) пропущен импульс 9 сигнала Uzp-1. В разрешенные для сравнения моменты времени при совпадении установленного в регистрах 86 фазовращателей кода с циклически изменяющимся параллельным кодом, поступающим по шинам 16 с выходов счетчиков 80 периода схемы 87 сравнения, вырабатывают на выходах импульсы равенства (фиг,7, Q 87), из которых счетными триггерами 88 формируются фазосдвинутые сигналы в диапазоне изменения фазового сдвига 0-360О. При этом цикличность работы счетчиков 80 периода обеспечивается тем, что счетчики работают в.режиме вычитания и по достижении счет-. чиком нулевого состояния (фиг.7, "0" 80) импульсом с выхода индикации нулевого состояния, прошедшим через элемент И 78, происходит очередная запись в счетчик 80 кода полупериода, хранящегося в регистре

79 периода, и счет продолжается; На временных диаграммах (фиг.7) изображены выходные сигналы Uzk-1 и Uzg, снимаемые с выходов инверторов 89, причем фазовые сдвиги ф1... Ъ сигнала Uzy-1 представлены относительно сигнала Uza, выбранного в качестве опорного (опорный сигнал с нулевым фазовым сдвигом может быть получен путем занесения во все ячейки ОЗУ одного из каналов того же кода, что и в регистры периода). При атом количество каналов опорных сигналов (no) и каналов формирования сдвинутых по фазе последовательностей (nc) выбирается исходя из требований конкретного применения так, что no+ n n.

Формирование .фазосдвинутых сигналов продолжается до тех пор пока на втором выходе (Qz) таймера 19 не появится сигнал с уровнем "Лог.0", свидетельствующий о достижении счетчиком 2 таймера 19 нулевого состояния (фиг.7, Qz 19), т,е. о том, что счетчик 2 отсчитал запрограммированное число циклов считывания информации. Указан33

1742998 ным сигналом запускается регистр 27 сдвига и на выходе элемента 2И 44 появляется импульс, который устанавливает исходное состояние "Лог.1" на втором выходе таймера 19 и сбрасывает триггер 36, что означает 5 установку сигнала 11.2 "Пуск/Стоп" в состояние "Стоп". При этом элементом 46 запрещается прохождение импульсов с выхода мультивибратора 48 на тактовый вход С1 счетчика 1 таймера 19 и формирование фазос- 10 двинутых сигналов U< ...Un прекращается, Выполнение устройства согласно изобретению позволяет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использова- 15 ние совместно с микроЭВМ и позволяющий осуществлять формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига. Прототип также ориентирован на использование совместно с микро- 20

ЭВМ, однако частота смены фазового сдвига на выходах каналов формирования последовательностей ограничена скоростью пере-.. дачи информации по интерфейсу связи из микроЭВМ в регистры памяти каналов, ко- 25 торая всегда значительно меньше скорости циклического считывания из блоков памяти, в которые предварительно занесена информация; зависит от числа каналов формирования последовательностей и уменьшается 30 при увеличении числа каналов и.

Пример. Пусть скорость передачи информации из микроЭВМ в регистры па..мяти каналов составляет 100 Кедов/с, что является, например, предельно допустимой 35 скоростьюдля микроЭВМ типа "Электроника-60". Число каналов формирования последовательностей и возьмем равным 10. При таких условиях максимально возможная частота смены фазового сдвига на выходах 40 каналов составит 10 кГц (период смены Тсм=

= 100 мкс). Теперь предположим, что преобразователь работает на фазометры с усреднением с периодом усреднения Tycppp = 300 мкс, частота тактовых импульсов Рг кт = 20 45

МГц, частота фаэосдвинутых сигналов 1 гн400 кГц. При таких условиях число дискретов фазового сдвига в пределах 0-360 составит Ртакт/fc = 50, т.е. один дискрет соответствует 7,2 и число усредняемых 50 значений сдвига фаз Тусред/Тизл = 3. Возможные методы повышения точности усредненных значений сдвига фаз на интервале усреднения состоят в увеличении числа дискретов фазы и числа усредняемых значе- 55 ний сдвига фаз. При построении преобразователя в соответствии с изобретением число усредняемых значений сдвига фаэ в интервале усреднения может изменяться в широких пределах, что определяется программируемой частотой считывания информации из блоков памяти. При запрограммированной частоте считывания 100 кГц (Тизм = 10 мкс) число усредняемых значений сдвига фаз составит Ту р д/Тизм = 30. Число дискретов фазы при заданной частоте фазосдвинутых сигналов fc H - 400 кГц может быть увеличено повышением тактовых имll ëüc0Â такт но такт = 20 МГц является частотой, близкой к максимально возможной для применяемой элементной базы, поэтому дальнейшее повышение точности усредненных значений сдвига фаз осуществляется путем реализации алгоритма эффективного кодирования, рассмотренного ранее.

Формула изобретения

1. Многоканальный программируемый преобразователь код-фаза, содержащий генератор тактовых импульсов,.выход которого соединен с входом делителя частоты и первым информационным входом мультиплексора, второй информационный вход которого является шиной логической единицы, информационные входы с третьего по (t+2)-й включительно соединены с соответствующими из t выходов делителя частоты, адресные входы подключены к соответствующим выходам регистра, а выход соединен с первым входом синхронизации блока управления, первый выход первой группы выходов которого соединен с тактовым входом регистра, входы строба адреса и сигнала записи являются соответственно входными шинами строба адреса и сигнала записи, а вход установки исходного состояния является входной шиной установки исходного состояния и объединен с одноименными входами п каналов формирования последовательностей, информационные выходы которых являются соответствующими информационными выходными шинами, о тл и ч а ю шийся тем, что, с целью повышения быстродействия, в него введены двунаправленная шина адресов-данных, n/2 устройств управления и n/2 блоков памяти, первые и вторые входы-выходы данных i-го блока памяти, где i = 1, 2, ..., и/2 соотв тственно соединены с соответствующими входами-выходами данных 2 iro и (2 ° i-1)-го каналов формирования посаедовательностей, группа выходов соединена с соответствующими входами группы входов 2 ° 1-го и (2 i-1)-ro каналов формирования последовательностей, а третьи входр-выходы данных объединены с соответствующими входами-выходами адресов данных блока управления и соедине35

1742998

36 ны с соответствующими входами-выходами двунаправленной шины адресов-данных и являются входной-выходной шиной адресов-данных, первый выход делителя соединен с первыми входами синхронизации n/2 блоков памяти и вторым входом синхронизации блока управления, входы установки адреса которого являются входной шиной адреса, второй выход первой группы выходов соединен с входами пуска n/2 устройств управления и с первыми входами пуска и/2 блоков памяти, выходы с третьего по восьмой включительно первой группы выходов блока управления соединены соответственно с. входами строба периодов, записи-чтения, записи адреса, строба адреса, инкрементации адреса и выбора кристалла и/2 блоков памяти, вход сброса первого из которых объединен с входами сброса остальных (n/2 — 1) блоков памяти, регистра, с входами установки исходного состояния

n/2 устройств управления и с входом установки исходного состояния блока управления, третий вход синхронизации которого соединен с вторым выходом делителя частоты, первый вход синхронизации объединен с входами синхронизации п/2 устройств управления и с. вторыми входами синхронизации n/2 блоков памяти, выходы с девятого по двенадцатый включительно первой группы выходов блока управления .соединены соответственно с входами строба данных п каналов формирования последовательностей, с входами первого строба данных n/2 устройств управления, вторыми входами пуска n/2 блоков памяти и входами второго строба данных n/2 устройств управления, выход окончания ввода-вывода первого блока памяти объединен с одноименными входами остальных (п/2-1) блоков памяти и подключен к одноименному входу блока управления, выходы с первого по и/2-й второй группы выходов которого соединены с входами. выбора канала соответствующего блока памяти, (n/2+1)-й и (п/2+2)-й выходы второй группы выходов блока управления соответственно соединены с первым и вто-. рыми входами управления направлением передачи n/2 блоков памяти, выход и вход . чтения блока управления являются соответственно выходной шиной сигнала ответа и входной шиной сигнала чтения, информационные входы регистра соединены с соответствующими вход-выходами двунаправленной шины адресов-данных, выходы с первого по четвертый i-ro устройства управления соединены соответственно с входами записи 2

2. Преобразователь по п.1, о т л и ч а ющи и с я тем, что блокуправления выполнен в виде первого и второго селекторов адреса, с первого по третий элементов ИЛИ-НЕ, первого и второго элементов ИЛИ, с первого по восьмой регистров сдвига, с первого по четвертый триггеров, регистра периода, счетчика периода, с первого по четвертый инверторов, с первого по четвертый элемен5

10 тов И, элемента И-НЕ, мультивибратора и двухканального программируемого таймера, входы-выходы данных которого обьединены с соответствующими входами данных регистра периода, с соответствующими входами-выходами адресов-данных первого и второго селекторов адресов и являются соответствующими входами-выходами адресов-данных блока, первый вход сброса объединен с входами сброса с первого по

20 восьмой включительно регистров сдвига, регистра периода, первого, второго и третьего триггеров, мультмвибратора, с первым входом второго элемента И и является вхо25 дом установки исходного состояния блока, второй вход сброса объединен с входом сброса четвертого триггера и подключен к выходу второго элемента И, à первый вход синхронизации соединен с выходом четвертого элемента И, первый вход которого подключен к прямому выходу четвертого триггера и является вторым выходом первой группы выходов блока, а второй вход соединен с инверсным выходом мультивибратора, прямой выход которого соединен с установочным входом восьмого регистра

35 чен к выходу третьего элемента И, первый вход которого подключен к прямому выходу третьего триггера, а второй вход соединен с выходом переноса нулевого состояйия счетчика периода; вход синхронизации которого обьединен с входами синхронизации пятого, шестого, седьмого регистров сдвига и является первым входом сийхронизации блока, вход разрешения счета подключен к инверсному выходу четвертого триггера, а

50 входы данных соединены с соответствующими выходами регистра периода, вход записи которого объединен с установочным входом третьего триггера и подключен к инверсному выходу второго триггера, вход синхронизации которого объединен с входами синхронизации третьего триггера, первого, второго и третьего регистров сдвига и является вторым входом синхронизации блока, а установочный вход является сдвига, а установочный вход объединен.с

40 входом записи счетчика периодов и подклю1742998 третьим выходом первой группы выходов блока и соединен с выходом второго элемента ИЛИ, первый вход которого объединен с первыми входами первого элемента

ИЛИ, первого, второго и третьего элементов

ИЛИ-НЕ, с установочным входом. первого регистра сдвига и подключен к выходу записи первого селектора адреса, вход готовности которого соединен с выходом первого регистра сдвига, входы строба адреса, сигнала чтения, сигнала записи и выход объединены соответственно с одноименными входами и выходом второго селектора адреса и являются соответственно одноименными входами и выходом блока, адресные входы являются первыми входами входов установки адреса блока, а первый и второй выходы выборки кристалла соединены с вторыми входами соответственно первого и второго элементов ИЛИ-НЕ, выход последнего из которых соединен с входом синхронизации первого триггера, установочный вход которого объединен с установочным входом четвертого триггера и с первым входом входов-выходов адресов-данных первого селектора адреса, третий выход выборки кристалла которого соединен с вторым. входом.первого элемента ИЛИ и является пятым выходом первой группы выходов блока, а четвертый и пятый выходы выборки кристалла соединены с вторыми входами соот. ветственно второго элемента ИЛИ и третьего элемента ИЛИ-НЕ, выход которого соединен с входом синхронизации четвертого триггера, выходы первого элемента

ИЛИ вЂ” НЕ, первого элемента ИЛИ и прямой выход первого триггера являются соответственно первым, шестым и четвертым выходами первой группы выходов блока; выходы выборки кристалла с первого по и/2-й второго селектора адреса являются соответственно с первого по и/2-й выходами второй группы выходов блока, адресные входы яв-. ляются вторыми в:.одами входов установки адреса блока, выходы выборки кристалла с (n/2+1)-ro по (п/2+3)-й соединены соответственно с первого по третий входами выбор ки кристалла двухканального и рограммируемого таймера, входы записи и чтения которого подключены к выходам соответственно записи и чтения второго селектора адреса и являются соответственно (и/2+1)-м и (л/2+2)-м выходами второй группы выходов блока, второй вход синхронизации обьединен с установочным входом второго регистра сдвига и подключен к первому выходу двухканального п рограммируемого таймера, второй выход и выход готовности которого соединены соответственно с входом установки третьего регистра сдвига и первым входом первого элемента И, выход и второй вход которого соединены соответственно с входом готовности второго селектора адреса и выходом четвер5 того инвертора, вход которого является входом окончания ввода-вывода блока, первый выход второго регистра сдвига непосредственно, а второй выход — через первый инвертор являются соответственно восьмым и.

10 седьмым выходами второй группы выходов блока, а третий выход- через второй инвертор соединен с установочным входом четвертого регистра сдвига, вход синхронизации которого. соединен с выхо15 дом восьмого регистра сдвига, а первый, второй и третий выходы которого соединены с установочными входами соответственно пятого, шестого и седьмого регистров сдвига, выход элемента И-НЕ соединен с

20 вторым входом второго элемента И, первый выход которого через третий инвертор, а второй вход непосредственно соединены соответственно с первым и вторым выходами третьего регистра сдвига, вход синхро25 низации восьмого, выхода пятого и седьмого, первый и второй выходы шестого регистров сдвига являются соответственно третьим входом синхронизации, девятым, двенадцатым, десятым и одиннадцатым вы30 ходами первой группы выходов блока, 3. Преобразователь по п.1, о т л и ч а юшийся тем, что каждый из блоков памяти выполнен в виде с первого по тринадцатый элементов ИЛИ, элемента ИЛИ вЂ” HE, инвер35 тора, с первого по шестой элементов И, первого и второго регистров сдвига, первого, второго и третьего триггеров, элемента ИНЕ с открытым коллектором, регистра периода, счетчика периода, счетчика адреса, 40 первого и второго оперативных запоминающих устройств, двунаправленной шины данных, первого, второго и .третьего магистральных приемопередатчиков, первые входы-выходы данных первого из кото45 рых являются третьими входами-выходами блока, а вторые входы-выходы данных через двунаправленную шину данных объединены с первыми входами-выходами данных второго и третьего магистральных приемо50 передатчиков и с входами данных регистра периода и счетчика адреса, выходы которого, кроме выхода старшего разряда. Чоединены с соответствующими входами данных первого и второго оперативных запоминаю55 щих устройств, входы-выходы которых объединены с вторыми входами-выходами данных соответственно третьего и второго магистральных приемопередатчиков и являются соответственно первыми и вторыми входами-выходами данных блока, первый

1742998

39 вход первого элемента И объединен с первыми входами первого, пятого и шестого элементов ИЛИ и является входом выбора канала блока, второй вход объединен с входом записи счетчика адреса и является входом записи адреса блока, третий вход объединен с первым входом второго элемента И, с первым входом второго элемента

ИЛИ и является входом строба периода Gnoка, а выход соединен с входом выборки кристалла первого магистрального приемопередатчика, выход "Выполнено" которого соединен с вторым входом второго, с первыми входами третьего, седьмого элементов ИЛИ и с первым входом элемента ИЛИ-НЕ, второй вход которого объеди. нен с вторым входом второго элемента И и является входом строба адреса блока, а выход соединен с первым входом двенадцатого элемента ИЛИ, второй вход которого является входом инкрементации адреса блока, а выход соединен с входом синхронизации счетчика адреса, выход старшего разряда которого соединен через инвертор с вторым входом пятого элемента ИЛИ и непосредственно с вторым входом шестого элемента ИЛИ, выход которого соединен с первыми входами девятого и одиннадцатого элементов ИЛИ и с входом выбора кристалла второго магистрального приемопередатчика, первый и второй входы управления направлением передачи которого объединены с однойменными входами третьего магистрального приемопередатчика и соединены соответственно с выходом седьмого элемента ИЛИ и с первым выходом второго регистра сдвига, второй вход которого соединен с первым входом десятого и с вторым входом одиннадцатого элементов ИЛИ, выход которого соединен с первым входом четвертого элемента И, второй вход которого объединен с первым входом третьего элемента И и является входом выбора кристалла блока, выход соединен с входом выбора кристалла первого опера тивного запоминающего устройства, а первый вход подключен к выходу девятог элемента ИЛИ,. второй вход которого объединен с первым входом восьмого элемента . ИЛ и подключен к первому выходу первого регистра сдвига, второй выход которого соединен с первым входом элемента И-НЕ с открытым коллектором, вход синхронизации объединен с входами синхронизации второго регистра сдвига, первого и второго триггеров и является первым входом сикхронизации блока, вход сброса объединен с .входами сброса второго регистра сдвига, первого и второго триггеров. счетчика адреса, регистра периода и является входом

10

15 та ИЛИ и объединен с вторыми входами

25

55 сброса болка, а установочный вход подключен к выходу тринадцатого элемента ИЛИ, первый вход которого обьединен с вторым входом седьмого элемента ИЛИ, с третьим входом второго элемента И и является первым входом управления направлением передачи, а второй вход объединен с первым входом четвертого элемента ИЛИ и соединен с выходом пятого элемента И, первый и второй входы которого подключены к выходам "Выполнено" соответственно второго и третьего магистральных приемопередатчиков, вход выбора кристалла последнего из которых соединен с выходом пятого элеменвосьмого и десятого элементов ИЛИ, выходы которых соединены соответственно со вторым и третьим входами третьего элемента И, выход которого соединен с входом выборки кристалла второго оперативного запоминающего устройства, вход записичтения которого объединен с входом записи-чтения первого оперативного запоминающего устройства и является вхо-. дом записи-чтения блока, выход второго элемента И соединен с первым входом управления направлением передачи первого магистрального приемопередатчика, второй вход управления направлением передачи подключен к выходу четвертого.элемента

ИЛИ, второй вход которого объединен с вторыми входами первого и третьего элементов

ИЛИ и является вторым входом управления направлением передачи блока, выходы перaoro, второго и третьего элементов ИЛИ соединены соответственно с установочными входами второго региСтра сдвига, первого триггера и с вторым входом элемента И-НЕ с открытым коллектором, выход которого является выходом окончания ввода-вывода блока, инверсный выход первого триггера соединен с входом синхронизации регистра периода и с установочным входом второго триггера, инверсный выход которого соединен с первым входом шестого элемента И, второй вход и выход которого соединены соответственно с выходом переноса нулевого состояния и с входом записи счетчика периода, входы данных которого соединены с соответствующими выходами регистра периода, вход синхронизации и выходы являются соответственно вторым входом синхронизации и группой выходов блока, а вход разрешения счета подключен к инверсному выходу третьего триггера, входы сброса и синхронизации которого являются соответственно первым и вторым входами пуска блока, .

4. Преобразователь по п.1, о т л и ч à юшийся тем, что каждый из каналов фор1742998

42 мирования последовательностей выполнен ментов ИЛИ-НЕ, выход последнего из котов виде регистра памяти; регистра фазовра- рых соединен с входами сброса четвертого щателя, цифрового компаратора, счетного и шестого триггеров, выходы которых соедитриггера и иввертора, выход которого явля- нены с пеовым и вторым входами первой ется информационным выходом канала, а 5 группы входов соответственно первого и вход объединен с установочным входом третьего элементов 2И-ИЛИ-НЕ, выходы счетного триггера и соединен с выходом которых соединены с вторыми входами сосчетного триггера, вход синхронизации ко- ответственно первого и второго элементов торого подключен к выходу цифрового ком- И. третий вход последнего из которых объепаратора, первые информационные входы и 10 динен с третьим входом первого элемента И вход разрешения сравнения которого явля- и является входом синхронизации устройстются соответственно группой входов и вхо- ва, второй вход первого элемента ИЛИ вЂ” НЕ дом сравнения канала, а вторые объединен с входом пятого инвертора и явинформационные входы соединены с соот- ляется входом второго строба данных устветствующими выходами регистра фазовра- 15 ройства, а выход соединен с входами сброса щателя, вход синхронизации которбго второго, третьего и пятого триггеров, выход является входом записи канала, вход сброса последнего из которых соединен с первым объединен с входами сброса счетного триг- входом второй группы входов третьего werepa и регистра памяти и является входом мента 2И вЂ” ИЛИ-НЕ, второй вход. группы коустановки исходного состояния канала, 20 торого объединен с первым входом первой вход синхронизации и входы данных. реги- группы входов первого элемента 2И вЂ” ИЛИ— стра памяти являются соответственно вхо- НЕ и подключен к выходутретьего триггера, дом строба данных и входами-выходами. второй вход первой группы выходов перводанных канала, выходы регистра памяти, гозлемента2И-ИЛИ-НЕподключенквыхокроме выхода старшего разряда, соединены 25 ду второго триггера, вход синхронизации с соответствующими входами данных реги- которого объединен с первым. входом перстра фазовращателя, а выход старшего раз- вой группы входов второго элемента 2Иряда является входом старшего разряда ИЛИ вЂ” HE. с входом второго инвертора и канала. является вторым входом устройства, выход

5. Преобразователь по п.1, о т л и ч а ю- 30 второго инвертора соединен с входом синхшийся тем, что каждое устройство управ- ронизации четвертого триггера и с первым ления выполнено в виде с первого по шес- входом второй группы входов второго элетой триггеров, с первого по пятый . мента 2И вЂ” ИЛИ-НЕ, второй вход второй инверторов, первого и второго элементов .группы входов которого соединен с выхоИЛИ-НЕ, с первого по четвертый элементов 35 дом третьего инвертора и объединен с пер2И-ИЛИ-НЕ, первого и второго элементов вым входом первой группы входов

И, выходы которых являются соответствен- . четвертого элемента 2И-ИЛИ-НЕ, второй но четвертым и третьим выходами устройст- вход первой группы входов которого объева, первый. вход первого элемента И динен с входом синхронизации шестого объединен с первым входом второго эле- 40 триггера и подключен к выходу четвертого . мента И и подключен к выходу первоготриг- инвертора; вход которого объединен с вхогера, вход сброса которого является входом дом синхронизации пятого триггера, с перпуска устройства, вход синхронизации объ- вым входом второй группы входов единен с входом синхронизации третьего четвертого элемента 2И-ИЛИ-НЕ и являеттриггера, с входом третьего инвертора, с 45 ся первым входомустройства, выходпятого первым входом второго элемента ИЛИ-НЕ инвертора соединен с вторыми входами сои является входом первого строба данных ответственно первой и второй группы вхоустройства,входпервогоинвертораявляет- дов соответственно второго и четвертого ся входом установки исходного состояния элементов 2И-ИЛИ-НЕ, выходы которых устройства, а выход соединен с первым вхо- 50 являются соответственно вторым и первым дом первого и вторым входом второго эле- выходами устройства.

1742998

1742998

1742998

1742998

1742998

1742998

1742998

Ф .Ь @ . мъ Ф Ч . сз 6 ф ф .

@4@.44 Ъ 4

Составитель О.Малежин

Техред M.Mîðãåíòàë . Корректор Н.Ревскэя

Редактор Л.Гратилло

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2295 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035; Москва, Ж-35, Раушская наб., 4/5