Вычислительное устройство
Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для реализации множительно-делительных операций, универсальных и специализированных вычислителях . Цель изобретения - расширение области применения устройства за счет выполнения операции вычисления фактериала. Устройство содержит регистр сдвига первого операнда 1, вычитающий счетчик 2, регистр результата 3, сумматор по модулю два 4, блок вычисления обратной величины 5, первый коммутатор 7, сумматор 6, генератор тактовых импульсов 8, коммутатор разрядов 9, второй коммутатор 10, счетчик разрядов 11, логический элемент И 12. Первый коммутатор 7 и второй коммутатор 10 выбирают режим работы устройства (умножение , деление или вычисление фактериала), результат работы устройства хранится в регистре результата 3, а знак результата формируется в сумматоре по модулю два 4. 1 ил. сл
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
09) и!) ГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 94 - ВЮ сГ (21) 4839480/24 (22) 15.06.90 (46) 15.07.92, Бюл. ¹ 26 (71) Ташкентский центр научно-технического творчества молодежи "Ешлик" (72) А,Л,Кушнаренко и С.В,Дегтярев (53) 681.325(088.8) (56) Авторское свидетельство СССР № 987621, кл, G Об F 7/52, 1981, Авторское свидетельство СССР № 1672440, кл. G 06 F 7/52, 1989. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для реализации множительно-делительных операций, универсальных и специализированных вычислителях. Цель изобретения — расширение области применения устройства за счет выполнения операции вычисления фактериала, Устройство содержит регистр сдвига первого операнда I, вычитающий счетчик 2, регистр результата 3, сумматор по модулю два 4, блок вычисления обратной величины 5, первый коммутатор 7, сумматор 6, генератор тактовых импульсов 8, коммутатор раз- < рядов 9, второй коммутатор 10, счетчик разрядов 11, логический элемент И 12. Первый коммутатор 7 и второй коммутатор 10 выбирают режим работы устройства (умножение, деление или вычисление фактериала), результат работы устройства хранится в регистре результата 3, а знак результата формируется в сумматоре по модулю два 4; 1 ил. 1748152 Изобретение относится к вычислительной технике и мажет быть использовано в . арифметических устройствах для реализа ции множительно-делительных операций, универсальных и специализированных вычислителях, обрабатывающих двоичную информацию, Известно устройство, содержащее регистры множимого и множителя, блок памяти, блок сравнения, коммутатор, сумматор по модулю два. Недостатками данного устройства являются необходимость определения большего и меньшего из сомножителей в коммутаторе и невозможиость выполнения операций деления и фактериэла. Известно также устройство, содержащее регистры делимого и делителя, блок памяти, перемнажитель; выходной регистр, блок управления. Недостатками данного устройства являются вазможность работы только с нормализованными числами, отсутствие определения знака результата, невозможность выполнения операции умножения и вычисления фактериала. Наиболее близким к изобретению является устройство, содержащее регистр сдвига .nepsoro операнда, регистр второго операнда, регистр результата, сумматор по модулю два, блок памяти, сумматор, блок выбора операции, генератор тактовых импульсов, коммутатор разрядов, где процесс вычисления частного представляет собой операцию умножения значения первого операнда на значение обратное значению второго операнда. Недостатком данного устройства является невазмсжнасть вычисления фактериала.. Целью изобретения является расширеwe области применения за счет выполнения операции вычисления фэктериалэ, Указанная цель достигается тем, что устройства содержащее регистр первого one1. ранда, сумматор по модулю два, регистр результата, блок вычисления обратной величины, первый коммутатор, сумматор, генератор тактовых импульсов, коммутатор разрядов, причем выход регистра первого операнда соединен со входам первого слагаемого сумматора, вход второго слагаемого соединен с выходом регистра результата и выходом результата устройства, выход знакового разряда регистра .первого onep8spa соединен с первым входом сумматора по модулю два, выход которого соединен с выходом знакового разряда результата устройства, выход сумматора соедйнен с информационным входом регистра 55 сдвига, Это существенно ограничивает диапазон вычисляемых значений. В предлагаемом устройстве операция сдвига осуществляется нэ одном регистре сдвига первого операнда, где каждый последующий сдвиг происходит после сумми10 50 результата, вход разрешения записи которого соединен с выходом коммутатора разрядов, управляющий вход которого соединен с выходом генератора тактовых импульсов и с входом разрешения сдвига регистра первого операнда, информационный вход коммутатора разрядов соединен с первым выходом первого коммутатора, второй выход которого соединен с входом генератора тактовых импульсов, вход блока вычисления обратной величины соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходам блока вычисления обратной величины, первый вход кода операции устройства соединен с управляющим входом первого коммутатора, содержит второй коммутатор, вычитающий счетчик, счетчик разрядов и элемент И, выход которого соединен с выходом признака конца вычлсления устройства, причем вход первого операнда устройства соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом регистра результата, информационный вход регистра первого операнда соединен с выходом второго коммутатора, первый управляющий вход которого соединен со вторым входом кода операции и вычитающим входом вычитающего счетчика, выход знакавага разряда которого соединен со вторым входом сумматора по модулю два, первый информационный вход первого коммутатора соединен с информационным выходом вычитающега счетчика, информационный вход которого соединен со входом второго операнда устройства, причем выход конца счета вычитающего счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика разрядов, тактовым входам вычитающега счетчика и вторым управляющим входом второго коммутатора, выход генератора тактовых импульсов соединен с входом счетчика разрядов. Известно устройство для умножения иразрядных двоичных чисел, в котором операция умножения реализуется эа счет сдвига нэ соответствующее число разрядов значения множителя, а затем суммирования этих значений. Сдвиг значений мнажимаго осуществляется на параллельных секциях регистров, где для каждого разряда множимого требуется отдельная секция регистров 1748152 1 1 1 40 55 рования очередного сдвинутого значения множимого. Время вычисления результата для и-разрядного множителя равно времени и тактов генератора тактовых импульсов, а время вычисления At равно времени, затраченному на (А-1) циклов умножения. На чертеже приведена структурная схема предлагаемого устройства. устройство содержит регистр сдвига первого операнда 1, выход которого соединен с входом первого слагаемого сумматора 6, вход второго слагаемого которого соединен с выходом регистра результата 3 и выходом результата устройства, выход знакового разряда регистра сдвига первого операнда 1 соединен с первым входом сумматора по модулю два 4, выход которого соединен с выходом знакового разряда результата устройства, выход сумматора 6 соединен с информационным входом регистра результата 3, вход разрешения записи которого соединен с выходом коммутатора разрядов 9, управляющий вход которого соединен с выходом генератора тактовых импульсов 8 и с входом разрешения сдвига первого операнда 1, информационный вход коммутатора разрядов 9 соединен с первым информационным выходом первого коммутатора 7, второй выход которого соединен с входом генератора тактовых импульсов 8, вход блока вычисления обратной величины 5 соединен с первым информационным входом первого коммутатора 7, второй информационный вход которого соединен с выходом блока вычисления обратной величины 5, первый вход кода операции устройства соединен с управляющим входом первого коммутатора 7, выход логического элемента И вЂ” 12 соединен с выходом признака конца вычисления устройства, вход первого операнда устройства соединен с первым информационным входом второго коммутатора 10, второй информационный вход которого соединен с выходом регистра результата 3, информационный вход регистра сдвига первого операнда 1 соединен с выходом второго коммутатора 10, первый управляющий вход которого соединен с вторым входом кода операции и вычитающим входом вычитающего счетчика 2, выход знакового разряда которого соединен с вторым входом сумматора по модулю два 4, первый информационный вход первого коммутатора 7 соединен с информационным выходом вы-. читающего счетчика 2, информационный вход которого соединен с входом второго операнда устройства, выход конца счетовычитающего счетчика 2 соединен с первым входом элемента И-12, второй вход которо5 25 го соединен с выходом счетчика разрядов 11, тактовым входом вычитающего счетчика 2 и вторым управляющим входом второго коммутатора 10, выход генератора тактовых импульсов 8 соединен со входом счетчика разрядов 11, Устройство работает следующим образом, На второй вход кода операции второго коммутатора 10 поступает логический сигнал "1" — вычисления фактериала или сигнал "0" — операция умножения или деления в зависимости от выбранного режима работы устройства. Если устройство работает в режиме умножения или деления, тогда первый операнд через второй коммутатор 2 устанавливается на входе регистра. сдвига первого операнда 1 и записывается в него, а второй операнд записывается в вычитающий счетчик 2, причем старшие разряды операндов в двоичном коде поступают на входы сумматора по модулю два 4. Значение второго операнда эа исключением старшего разряда поступает на вход блока вычисления обратной величины 5 и первого коммутатора 7. В блоке вычисления обратной величины 5 информация хранится в виде где С1........Сп-значения второго операнда в системе 8-4-2-1, Значение операнда Сп на адресных входах блока вычисления обратной величины 5 является адресом, по которому хранится значение, обратное значению операнда Сп. Значение второго операнда из вычитающего счетчика 2 и значение, обратное значению второго операнда, из блока вычисления обратной величины 5 поступают на информационные входы первого коммутатора 7. Первый коммутатор 7 осуществляет коммутацию входных значений по сигналу, поступающему на первый вход кода операции, причем значение. устанавливаемое на выходе первого коммутатора 7> умножается на значение первого операнда. Следовательно, если на выходе первого коммутатора 7 будет установлено значение второго операнда, то результат, получаемый на выходе устройства, будет являться произведением первого и второго операндов; если же на выходе первого коммутатора 7 будет установлено значение, обратное значению второго операнда, то результат. получаемый на выходе устройст1748152 Составитель А. Кушнаренко Техред М.Моргентал Корректор А.Осауленко Редактор Н.Швыдкая Заказ 2506 Тираж, Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 ва, будет являться частным от деления первого операнда на второй. Операция умножения значения первого операнда на значение, устанавливаемое на выходе первого коммутатора 7, осуществля- 5 ется следующим образом. Одновременно с установлением коммутируемого значения на выходе первого коммутатора 7 в нем формируется сигнал управления, разрешающий работу генера- 10 тора тактовых импульсов 8, который осуществляет по каждому такту сдвиг регистра первого операнда 1; коммутатор разрядов 9 опрашивает выход первого коммутатора 7: за один такт-один разряд, и при наличии 15 логической единицы в разряде производится запись в регистр результата 3 информации с сумматора 6, После завершения опроса всех разрядов вычисление автоматически завершается, и результат находит- 20 ся в регистре результата 3, Знаковый разряд результата формируется на выходе сумматора по модулю два 4. Формула изобретения Вычислительное устройство, содержа- 25 щее регист > первого операнда, сумматор по модулю два, регистр результата, блок вычисления обратной величины, первый коммутатор, сумматор, генератор тактовых импульсов, коммутатор разрядов, причем 30 выход регистра первого операнда соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра результата и выходом результата устройства, выход знакового раэ- 35 ряда регистра первого операнда соединен с первым входом сумма1ора по модулю два, выход которого. соединен с выходом знакового го разряда результата устройства, выход сумматора соединен с информационным 40 входом регистра результата, вход разрешения записи которого соединен с выходом коммутатора разрядов, управляющий вход которого соединен с выходом генератора тактовых импульсов и входом разрешения 45 сдвига регистра первого операнда, информационный вход коммутатора разрядов соединен с первым выходом первого коммутатора, второй выход которого соединен с входом генератора тактовых импульсов, вход блока вычисления обратной величины соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом блока вычисления обратной величины, первый вход кода операции устройства соединен с управляющим входом первого коммутатора, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет выполнения операции вычисления фактериала, устройство содержит второй коммутатор, вычитающий счетчик, счетчик разрядов и элемент И, выход которого соединен с выходом признака конца вычисления устройства, причем вход первого операнда устройства соединен с первым информационным входом второго коммутато- . ра,второй информационный вход которого соединен с выходом регистра результата, . информационный вход регистра первого операнда соединен с выходом второго коммутатора, первый управляющий вход которого соединен с вторым входом кода операции и вычитающим входом вычитающего счетчика, выход знакового разряда которого соединен с вторым входом сумматора по модулю два, первый информационный вход первого коммутатора соединен с информационным выходом вычитающего счетчика, информационный вход которого соединен с входом второго операнда устройства, причем выход конца счета вычитающего счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика разрядов, тактовым входом вычитающего счетчика и вторым управляющим входом второго коммутатора, выход генератора тактовых импульсов соединен с входом счетчика разрядов, 
