Устройство управления динамической памятью

 

Изобретение относится к вычислительной технике, в частности к устройствам управления оперативными запоминающими устройствами динамического типа. Цель изобретения - повышение достоверности функционирования. Устройство содержит генератор синхроимпульсов, делитель частоты , блок управления обращением к памяти , схему ИЛИ, счетчик адреса, мультиплексор, блок исправления ошибок. Устройство позволяет исправлять одиночные и обнаруживать многократные ошибки при записи информации в память. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИ/МИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 Р 12/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОЛ ИСАН И Е И ЗОБ РЕТЕ Н Ия -- :

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ, 61) 1115121 (21) 4807307/24 (22) 28.03.90 (46) 23.11.92. Бюл. М 43 (71) Научно-производственное обьединение

"Интеграл" (72) А.Л. Ковш, В.В. Соколов, В.В. Лангуев и

А.И. Ольшак (56) Авторское свидетел ьство СССР

М 1115121, кл. G 06 F 12/16, 1988. (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДИНАМИЧЕСКОЙ ПАМЯТЬЮ

Изобретение относится к вычислительной технике, может быть использовано для управления памятью динамического типа.

Известно устройство управления динамической памятью, содержащее генератор синхроимпульсов, делитель частоты, блок управления регенерацией, блок управления обращением к памяти, элемент ИЛИ, счетчик адреса, мультиплексор, причем выход генератора синхроимпульсов подключен ко входу делителя частоты, третьему входу блока управления регенерацией и к первому входу блока управления обращением к памяти, первый, второй, третий информационные входы и выход мультиплексора подключены, соответственно, к выходу счетчика адреса, входу адреса строки, входу адреса столбца и к выходу устройства, первый выход блока управления регенерацией подключен к входу/выходу признака занятости магистрали устройства и к первому входу блока управления регенерацией, второй вход которого подключен к выходу делителя.... Ы,, 1777143 А2 (57) Изобретение относится к вычислительной технике, в частности к устройствам управления оперативными запоминающими устройствами динамического типа. Цель изобретения — повышение достоверности функционирования. Устройство содержит генератор синхроимпульсов, делитель частоты, блок управления обращением к памяти, схему ИЛИ, счетчик адреса, мультиплексор, блок исправления ошибок.

Устройство позволяет исправлять одиночные и обнаруживать многократные ошибки при записи информации в память. 6 ил. частоты, второй и третий входы, первый, второй и третий выходы блока управления обращением к памяти подключены, соответственно, ко входам режимов записи и чтения устройства, первому входу элемента

ИЛИ, первому управляющему входу мультиплексора, выходу выбора адреса столбца устройства, второй выход блока управления регенерацией подключен к выходу последа- Ц вательного приоритета устройства, третий ъ выход блока управления регенерацией подключен к счетному входу счетчика адреса и ко второму входу элемента ИЛИ, выход которого подключен ко второму управляющему.входу мультиплексора и к выходу выбора адреса строки устройства. M

Известное устройство при наличии помех обеспечивает недостаточную достоверность записанной в память информации.

При использовании известного устройства; например. для управления буферной памятью в транспортной станции локальной вычислительной сети, в которой информа1777143

10

20

55 ция из абонентской ЭВМ и из моноканала записывается для обработки и формирования массивов в буферную память, появление ошибок при записи приводит к невосстанавливаемым конфликтным ситуациям в реализации транспортного протокола.

Целью изобретения является повышение достоверности функционирования.

С этой целью в устройство управления динамической памятью введен блок исправления ошибок, причем первый и второй синхровходы блока исправления ошибок подключены, соответственно, к выходу синхронизации приема информации и к выходу синхронизации выдачи информации блока управления обращением к памяти, информационный вход и информационный выход блока исправления ошибок подключены, соответственно, к информационным входу и выходу устройства, выход индикации неустранимой ошибки блока исправления ошибок поключен к выходу индикации ошибки устройства, причем блок исправления ошибок содержит регистр, узел контроля четности, схему сравнения, дешифратор и два коммутатора, причем M разрядов информационного входа блока исправления ошибок подключены к входу узла контроля четности, М разрядам информационного входа регистра, М разрядам первого входа схемы сравнения и M разрядам информационного входа первого коммутатора, где М вЂ” разрядность информации, К-й разряд выхода регистра подключен к К-м разрядам второго входа схемы сравнения и второго коммутатора, М+1-й выход регистра подключен к

М+1-м разрядам второго входа схемы сравнения и второго коммутатора, М+1-й разряд информационного входа блока исправления ошибок подключен к М+2-му разряду второго входа схемы сравнения и M+1-м разрядам информационных входов первого коммутатора и регистра, M+2-й выход регистра подключен к M+1-му разряду первого входа схемы сравнения, М+2-й разряд информационного входа регистра подключен к выходу узла контроля четности и соединен с М+2-м разрядом первого входа схемы сравнения, выход схемы сравнения подключен к информационному входу дешифратора, первый, второй и третий выходы которого подключены, соответственно, к выходу индикации неустранимой ошибки блока исправления ошибок, стробирующим входам первою и второго коммутаторов, выходы которых подключены к информационному выходу блока исправления ошибок, первый и второй синхровходы блока исправления ошибок подключены, соответственно, к синхровходу регистра и стробирующему входу дешифратора.

На фиг, 1 приведена структурная схема устройства; на фиг. 2 — функциональная схема блока исправления ошибок; на фиг. 3— функциональная схема блока управления регенерацией; на фиг. 4 — функциональная схема блока управления обращением к памяти; на фиг. 5 — временная диаграмма работы устройства в цикле регенерации; на фиг. 6 — временная диаграмма работы устройства в циклах записи и чтения.

Устройство содержит генератор синхроимпульсов 1, подключенный ко входу делителя частоты 2, к третьему входу блока управления регенерацией 3 и к первому sxoду блока управления обращением к памяти

4, второй и третий входы которого являются входами записи и чтения устройства, первый выход подключен к первому входу схемы ИЛИ 5, второй вход которой, а также вход счетчика адреса 6, подключены к третьему выходу блока управления регенерацией

3, второй выход которого является выходом последовательного приоритета устройства, а первый подключен к первому входу блока управления регенерацией 3 и является входом-выходом признака занятости магистрали устройства, выход схемы ИЛИ 5 является выходом выбора адреса строки устройства и подключен ко второму управляющему входу мультиплексора 7, первый управляющий вход которого подключен ко второму выходу блока управления обращением к памяти 4, третий выход которого является выходом выбора адреса столбца устройства, четвертый — выходом управления записью устройства, а выход синхронизации приема и выход синхронизации выдачи информации, соответственно, — к первому и второму синхровходам блока исправления ошибок 8, информационный вход и информационный выход блока исправления ошибок подключены к информационному входу и информационному выходу устройства, выход индикации неустранимой ошибки блока исправления ошибок 8 подключен к выходу индикации ошибки устройства, выход делителя частоты 2 подключен ко второму входу блока управления регенерацией 3, первый, второй, третий информационные входы и выход мультиплексора 7 подключены, соответственно. к выходу счетчика адреса 6, входу адреса строки, входу адреса столбца и к выходу устройства, Блок исправления ошибок 8 содержит регистр 9. узел контроля четности 10, схему сравнения 11, дешифратор.12 и два коммутатора, причем М разрядов информационного входа блока исправления ошибок 8

1777143 подключены ко входу узла контроля четности 10. M разрядам информационного входа регистра 9, M разрядам первого входа схемы сравнения 11 и М разрядам информационного входа первого коммутатора 13, где

М вЂ” разрядность информации, К-й разряд выхоца регистра 9 подключен к К-м разрядам второго входа схемы сравнения 11 и второго коммутатора 14, М+1-й выход регистра 9 подключен к М+1-м разрядам второго входа схемы сравнения 11 и второго коммутатора 14, М+1-й разряд информационного входа блока исправления ошибок 8 подключен к M+2-му разряду второго входа схемы сравнения 11 и М+1-м разрядам информационных входов первого коммутатора 13 и регистра 9. M+2-й выход регистра 9 подключен к М+1-му разряду первого входа схемы сравнения 11, М+2-й разряд информационного входа регистра 9 подключен к выходу узла контроля четности 10 и соединен с

М+2-м разрядом первого входа схемы сравнения 11, выход схемы сравнения 11 подключен к информационному входу дешифратора 12, первый, второй и третий выходы которого подключены, соответственно, к выходу индикации неустранимой ошибки блока исправления ошибок 8, стробирующим входам первого 13 и второго 14 коммутаторов, выходы которых подключены к информационному выходу блока исправления ошибок 8, первый и второй синхровходы блока исправления ошибок 8 подключены, соответственно, к синхровходу регистра 9 и стробирующему входу дешифратора 12.

Схема сравнения 11 (фиг. 2) содержит

М+2 схемы "ИСКЛЮЧАЮЩЕЕ ИЛИ"

151...15к, 15к+1. 15к+2, схему И-НЕ 16, причем выходы схем 151...15, подключены ко входам схемы И-НЕ 16, а выходы схем 15 +1.

15к+г. 16 подключены ко входам дешифратора 12.

Дешифратор 12 (фиг. 2) содержит дешифратор Зх8 17 и три схемы И 18, 19, 20.

Блок управления регенерацией 3 (фиг.

3) содержит R — S-триггер 21, первый 22 и второй 23 D-триггеры, схему И вЂ” НЕ 24, инвертор 25, резистор 26. Блок 3 может в общем случае содержать схему И 27 (на фиг, 3 выделена штриховой линией), Блок управления обращением к памяти

4 (фиг. 4) содержит первый 28, второй 29, трети 30 О-триггеры, первую 31, вторую 32 и третью 33 схемы И вЂ” НЕ, первый 34 и второй 35 инверторы, Устройство работает следующим образом.

Делитель частоты 2 определяет временные циклы регенерации путем деления по15

35 ао

55 ступающей на его вход тактовой частот.л .ВС(К с генерагора синхроимпульсов 1 на постоянный коэффициент. Этот коэффициент определяется типом памяти и частотой генератора синхроимпульсов 1. Сигнал с делителя частоты 22, являющийся запросом на регенерацию, поступает на второй вход блока управления регенерацией 3. которым является S-вход триггера 21 (фиг. 3). Триггер

21 устанавливается в состояние логической единицы, которая поступает на вход элемента 24 И вЂ” НЕ, Если сигнал BUSY. поступающий на один из входов элемента И вЂ” НЕ 24, находится в состоянии логической единицы, то это означает, что магистраль свободна.

Каждое активное устройство, работающее с динамической памятью, имеет свой сигнал BUSY. Эти сигналы, как правило, формируются элементом с открытым коллектором. Таким элементом в устройстве является элемент НЕ 25. Сигнал BUCY, сформированный а помощью резистора 26, объединяется с сигналами BUSY всех других активных устройств. B случае, если сигнал находится в состоянии логической единицы и установлен в логическую единицу триггер 21, на информационный вход триггера 22 подается потенциал логического нуля, который по переднему фронту сигнала с выхода генератора 1 устанавливает триггер 22 в состояние логического нуля, что приводит к сбросу триггера 21 в состояние логического нуля. На инверсном выходе триггера 21 вырабатывается импульс, который является выходным сигналом последовательного приоритета для организации механизма синхронизации в работе активных устройств на магистрали. Входной сигнал последовательного приоритета в устройстве отсутствует, так как оно имеет наивысший приоритет. Иначе этот сигнал должен быть заведен на элемент 24 И вЂ” НЕ, который в этом случае должен быть трехвыводным, а выходной сигнал последовательного приоритета снимается с выхода введенного элемента И 27, на вхоце которого подаются сигнал с инверсного выхода триггера 21 и выходной сигнал последовательного приоритета ВPRN. Установка триггера 22 в состояние логического нуля приводит к снятию сигнала BUSY и, таким образом, следующий передний фронт синхроимпульса генератора 1 возвратит триггер

22 в состояние логической единицы. а триггер 23 установит в состояние логической. единицы благодаря связи инверсного выхода триггера 22 с информационным входом триггера 23. Длительность сигнала RAS, снимаемого с выхода триггера 23, также

1777143

45

55 равна длительности одного периода синхроимпульса генератора 1 (фиг, 5).

Рабочий цикл начинается в случае появления на входе усгройствэ одного из сигналов: записи (MWTC) или чтения (MRDS) (фиг, 6). В этом случае снимается сигнал со входов установки в ноль триггеров 28, 30, блокирующий эти триггеры. Первый передний фронт синхроимпульса генератора 1 установит триггер 28, вырабатывающий сигнал

RAS в состояние логической единицы. Благодаря обратной связи с выходов триггеров

28, 30. осуществляемой через элемент ИНЕ 32 на вход триггера 28, длительность сигнала RAS, снимаемого с инверсного выхода триггера 28, составляет 2 периода синхроимпульсов генератора 1, Сигнал с прямого выхода триггера 28 поступает на вход записи регистра 9 {фиг. 2) блока исправления ошибок 8, Сигнал управления памятью CAS начинает вырабатываться по заднему фронту синхроимпульсов генератора 1 через 0,5 периода после установки в состояние логической единицы триггера 28, снимающего блокировку с установочного входа триггера 29: а снимается сигнал CAS одновременно с сигналом RAS. Таким образом, длительность сигнала CAS составляет

1,5 периода синхроимпульсов генератора 1 (фиг. 6), Сигнал записи в память WE формируется элементом И-НЕ 33, Так как триггер

30 установится через один период после установки триггера 28 благодаря связи с прямого выхода триггера 28 на 0-вход триггера 30, то длительность сигнала записи в память WE составляет один г ериод частоты генератора 1 (при длительности сигналов записи MWTC и чтения MRDS, равной трем периодам частоты генератора 1), Блок исправления ошибок 8 работает следующим образом (фиг, 2). Информация с шины данных магистрали, состоящая из М информационных разрядов и (М+1)-го контрольного разряда, а также (М+2)-й контрольный разряд, сформированный на схеме контроля четности 10, записываются в регистр 9 по сигналу с выхода синхронизации приема информации блока управления обращением к памяти 4. Через один период частоты генератора 1 по сигналу с выхода синхронизации выдачи информации блока управления обращением к памяти 4 разрешается работа дешифратора 12. На входы дешифратора 12 подается три разряда с блока сравнения 11, первый из-которых является результатом сравнения (М+1)-го и (M+2)-го контрольных разрядов, второй — результатом сравнения М информационных разрядов, третий — результатом сравнения (М+1) и (М+2) контрольных разрядов, зафиксированных в регистре 9. В результате сравнения могут возникнуть восемь различных результатов, соответствующих восьми выходам дешифратора 17. Описание возможных ситуаций и выполняемая дешифратором 12 функция приведены в таблице.

Таким образом, в результате введения блока исправления ошибок 8, не уменьшая быстродействия устройства, увеличивается достоверность записываемой в память информации. Это достигается разнесением во времени моментов предварительной фиксации информации, включающей контрольные разряды, и сравнения информации, находящейся на шине данных по истечение некоторого времени и той, которая зафиксирована предварительно. Все эти операции, а также анализ результатов сравнения и принятие решения по записи информации осуществляет блок исправления ошибок 8, управляемый сигналами блока управления обращением к памяти 4. На фиг. 2 приведен пример блока сравнения 11, выполненный для случая передачи по шине прямых и инверсных кодов, что должно быть обеспечено устройством — источником информации

{фиг. 6), Если источник информации не обеспечивает переключение информации с инверсной на прямую или наоборот в течение действия сигнала записи MWTC, то схема сравнения 11 должна быть выполнена обычным способом, например, на микросхемах

155СП1. Соответственно передатчики 13 и

14 выполняются с инверсией или без нее.

Применение предложенного устройства повышает достоверность функционирования устройства, не уменьшая быстродействия, что позволяет значительно повысить эффективность работы устройств, использующих динамическую память, например, транспортных станций ЛВС, Формула изобретения

1. Устройство управления динамической памятью по авт. св. N 1115121, о т л ич а ю щ е е с я тем, «ro, с целью повышения достоверности функционирования, в него введен блок исправления ошибок, причем первый и второй синхровходы блока исправления ошибок подключены соответственно к выходу синхронизации приема информации и к выходу синхронизации выдачи информации блока управления обращением к памяти, информационные вход и выход блока исправления ошибок подключен соответственно к информационному входу и выходу устройства, выход индикации неустранимой ошибки блока исправления ошибок подключен к выходу индикации ошибки устройства.

1777143

10 дов первого коммутатора и регистра. (l4+2)й выход регистра подключен к (М+1)-му разряду первого входа схемы сравнения, (М+2)-й разряд информационного входа регистра подключен к выходу узла контроля четности и соединен с (М+2)-м разрядом первого входа схемы сравнения, выход схемы сравнения подключен к информационному входу дешифратора, первый, второй и третий выходы которого подключены соответственно к выходу индикации неустранимой ошибки блока. стробирующим входам первого и второго коммутаторов, выходы которых подключены к информационному входу блока, первый и второй синхровходы блока подключены соответственно к синхровходу регистра и стробирующему входу дешифратора.

Выход дешифратора

Выполняемая функция

Описание события

Совпала информация, совпали вторые контрольные разряды, первые контрольные разряды не совпали

Совпали вторые контрольные разряды, не совпала информация и первые контрольные разряды

Не совпала информация, первые и вторые контрольные разряды

Индикация ошибки

Совпали первые и вторые контрольные разряды, не совпала информация

Индикация ошибки

Совпала информация, не совпали первые и вторые контрольные разряды

Индикация ошибки

Совпала информация, первые и вторые контрольные разряды

Совпала информация, первые контрольные разряды, не совпали вторые контрольные разряды

Совпали первые контрольные разряды, не совпала информация и вторые контрольные разряды

2. устройство по и 1, о т л и ч а ю щ e eс я тем, что блок исправления ошибок содержит регистр, узел контроля четности, схему сравнения, дешифратор и два коммутатора. причем М разрядов информаци- 5 онного входа блока подключены к входу узла контроля четности, М разрядам информационного входа регистра, М разрядам первого входа схемы сравнения и М разрядам информационного входа перво- 10 го коммутатора (где M — разрядность информации), К-й разряд выхода регистра подключен к К-M разрядам второго входа схемы ñcöàâíåíèÿ и второго коммутатора (К=1, М+1), (М+1)-й разряд информацион- 15 ного входа блока подключен к (М+2)-му разряду второго входа схемы сравнения и (М+1)-м разрядам информационных вхоПодключение к памяти передатчика

Подключение к памяти передатчика

Подключение к памяти передатчика

Подключение к памяти передатчика

Подключение к памяти передатчика

1777143

1777143

1777143

8us1

8 <0 юг 5

Зи5У

ffhlrc, МХ ивр 8х. & 8

Ин р. Йи. 8п. 8 /

94.6

Составитель A,Êîâø

Редактор Г.бельская Техред М.Моргентал Корректор 3.Дондукова

Заказ 4123 Тираж Подписное

ВНИИОИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат."Патент", г. Ужгород, ул.Гагарина, 101