Синхронное дискретное устройство

 

Изобретение относится к автоматике и вычислительной технике. Цель изобретения - повышение устойчивости к сбоям - достигается тем, что а синхронное дискретное устройство, содержащее комбинационный блок, блок памяти и восстанавливающий орган , введены три коммутатора, блок инверторов , инвертор, элемент задержки и три шины логических констант. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s11s G 06 F 11/08

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4224399/63 (22) 06.04.87 (46) 07,01,93. Бюл. Кг 1 (71) Московский институт электромеханики и автоматики (72) В,Э.Петров и А,В.Батов (56) 1. Г.И.Пухальский. Логическое проектирование цифровых устройств радиотехнических систем. Л„1976, с. 74 рис. 3.2.1.

2. Там >ке, с. 148, рис. 4,2.1.

3. Хетагуров Я.А. и Руднев Ю,П, Повышение наде>кности цифровых устройств методами избыть чного кодирования. M,:

Энергия, 1974; рйс, 7.10 б.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при реализации техни- ческих средств в этих областях.

Известны дискретные синхронные устройства, содер>кащие блок элементов памяти и комбинационные цепи, реализующие функции выходсв и переключений. Недостатком этих устройств является отсутствие четкой синхронизации срабатывания элементов, что в свою очередь повышает вероятность возникновения риска сбоя, для устранения которого требуется сложное распределение и учет задер>кек в критических точках асинхронных схем (1).

Известны синхронные дискретные устройства, в которых исключение риска сбоя за счет неравенства задержки распространения сигналов в логических цепях обеспечивается синхронизирующими сигналами (2), Недостатком этих устройств является то, что сбои в блоке памяти полностью нарушают алгоритм функционирования.

Известно синхронное избыточно-кодированное дискретное устройство, содер>ка Ы I786488 А1

2 (54) СИНХРОННОЕ ДИСКРЕТНОЕ УСТРОЙСТВО (57) Изобретение относится к автоматике и вычислительной технике, Цель изобретения — повышение устойчивости к сбоям — достигается тем. что в- синхронное дйскретное устройство, содержащее комбинационный блок, блок памяти и восстанавливающий орган, введены три коммутатора, блок инверторов, инвертор, элемент задержки и три шины логических констант, 1 ил, щее комбинационный блок, блок памяти и восстанавливающий орган, которое позволяет скорректировать часть сбоев (3).

По своей технической сущности и достигаемому положительному эффекту это уст- и ройство является наиболее близким к и редлагаемому, Недостатком известного устройства является то, что в его блоке памяти могут на- 4 капливаться сбои в интервалах между QO синхронизйрующймйси1 налайй, чтбЪ сйою 01 очередь нарушает процесс восСтановления ф, информации восстанавливающим органом QQ и снижает устойчивость к сбоям.

Цель1о изобретения является повышение устойчивости к сбоям. Поставленная цель достигается тем, что в синхронное дис> :ретное устройство, сойер>кащее комбинационный блок, блок памяти и восстанавливающий орган, вход которого связан с выходом блока памяти, а выход — с одним из входов комбинационного блока, другой вход которого яв- ляется информационным входом устройства, а один из выходов — информационным выходом устройства. снабженного также такто1786488

35 вым входом; введены первый, второй и третий коммутаторы, блок "ийверторов, инвертор, элемент задержки и три шины логических констант, каждая из которых подключена ко второму информационному входу соответствующего коммутатора, выход восстанавливающего органа соединен также с первым информационным входом первого коммутатора и с входом блока инверторов, выход которого подключен к первому информационному входу второго коммутатора, первый информационный вход третьего коммутатора подсоединен ко второму выходу комбинационного блока, выход — к информационному входу блока йамяти, а управляющий вход третьего коммутатора я вляется входом уп равле ни я на- . чальной установкой устройства, выходы первого и второго коммутаторов связаны соответственно с инверсным и с прямым установочными входами блока памяти, а управляющие входы первого и второго коммутаторов объединены и подключены через инвертор к тактовому входу устройства, соединенного также через элемент задержки с синхронизирующим входом блока памяти.

На чертеже представлена блок-схема синхронного дискретного устройства.

Устройство содержит комбинационный блок 1, блок 2 памяти, коммутаторы 3, 4 и 5, восстанавливающий орган 6, блок 7 инверторов, элемент 8 задержки, инвертор 9, вход

10, выход 11, тактовый вход 12, шины }3, 14, 15 логических констант и установочный вход 16.

Вход 10 соединен с входом блока 1, первый выход которого сокединен с выходом 11. Второй выход блока 1 соединен с входом коммутатора 5, второй вход которого соединен с шиной 15, а управляющий вход — с входом 16. Выход коммутатора 5 соединен с информационным входом блока

2; выход которого через восстанавливаю. щий орган 6 связан с вторым входом блока

1; входом коммутатора 3 и через блок 7 инверторов — С входом коммутатора 4, Выходы коммутаторов 3, 4 соединены соответственно с входами установки в нулевые и единичные состояния элементов памяти блока 2, йамяти. .Шины 13, 14, 15 логических констант соединены с вгорыми входами коммутаторов 3,4,5. . Тактовый вход 12 через элемент 8 задержки связан с синхронизирующим входом блока 2 и через инвертор 9 — с управляющими входами коммутаторов 3, 4.

Установочный вход 16 соединен с управляющим входом коммутатора 5. Перед началом работы на вход 16 подается сигнал, 4 t ! подключающий код на шине 15 к инфорь ационным входам блока 2, В этом случае тактовому сигналу на входе 12 код начальной установки вводится в разряды блока 2, B

5 процессе работы устройство синхронным способом производит преобразование кодов на входе 10 в выходные коды.

При этом избыточная. информация с выхода блока 2 подвергается операции восста10 новЛенйя с помощью восстанавливающего органа 6 и через коммутаторы 3, 4 воздействуют на установочные (асинхронные) входы элементов памяти блока 2. Это воздействие носит непрерывный характер и сохраняе.гся

15 до следующего синхронизирующего сигнала..

С приходом следующего синхронизирующего сигнала сначала коммутаторы 3, 4 переключаются в режим коммутации сигна20 лов с шин 13, 14, на которых установлеНы йулевые коды, Это соответствует отключению установочных воздействий от блока 2.

Затем синхронизирующий сигнал поступает на блок 2, который воспринимает код с

25 выхода коммутатора 5. .L

Таким образом на асинхронных установочных входах блока 2 в интервалах между тактовыми сигналами формируются сигНалы, подтверждающие состояния элементов

30 памяти. Эти сигналы, сформированные с помощью восстанавливающего органа, препятствует накоплению сбоев в блоке.2-х и тем самым повышают устойчивость к сбоям синхронного устройства.

Блок 2 памяти представляет собой объединение синхронных D-триггеров, имеющих общую шину синхронизации. Избыточность блока 2 заключается в использовании боль-. шего количества D-триггеров, чем это необходимо для представления состояНий дискретного устройства. Выходы 0-тригге ров составляют выход блока 2. Установочные R u S-входы D-триггеров состаал ют первый и второй установочные входы блока

45 2, D-входы, D-входй D-триггеров образуют информационные входы блока 2. Коммута. торы 3,4,5 представляют собой мультиплек соры, осуществляющие подключени к своим выходам первого или второго инфор50 мационных входов в зависимости от управляющего сигнала.

Восстанавливающий орган в случае, если; например, используются троирова йе блока 2, представляет собой объединение

55 поразрядных мажоритарных элементов, „!

Блок 7 инверторов представляет собой набор поразрядных инверторов.

Комбинационный блок 1 является оДно актной логической схемой, формирующей выходную и переключательную функцию ди1786488

Формула изобретения

Синхронное дискретное устройство, содержащее комбинационный блок, блок памяти и восстанавливающий орган, вход которого связан с выходом блока памяти, а выход — с одним из входов комбинационного блока, другой вход которого является информационным входом устройства, а один из выходов — информационным выходом устройства, снабженного также тактовым вхо/О

Составитель Н.Васильев

Техред M.Mîðãåíòàë Корректор Е,Папп

Редактор

Заказ 248 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытйям при ГКНТ СССР

113035, Москва, Ж-35, Раушская нэб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 скретного устройства. Этот блок может быть выделен в любой конкретной схеме синхронного дискретного устройства, Сравнивая известное устройство с предлагаемым, можно отметить, что устойчивость к сбоям предлагаемого устройства существенно выше, Это объясняется тем, что за счет действия подтверждающих связей в предлагаемом устройстве в интервале между синхронизирующими интервалами сбои элементов памяти в блоке 2 не допускаются. Причем характер подавления ошибки носит непрерывный характер, Поэтому в процессе работы исключается возможность появления и накопления сбоев, которые могут быть исправлены восстанавливающим органом. дом, о т л и ч а ю щ е е с я тем, что, с целью, повышения устойчивости к сбоям, в него введены первый, второй и третий коммутаторы, блок инверторов, инвертор. элемент

5 задержки и три шины логических констант, каждая из которых подключена к второму информационному входу соответствующего коммутатора, выход восстанавливающего органа соединен также с первым информа10 ционным входом первого коммутатора и с входом блока инверторов, выход которого подключен к первому информационному входу второго коммутатора, первый информационный вход третьего коммутатора под15 соединен к второму выходу комбинационного блока, выход — к информационному входу блока памяти, а управляющий вход третьего коммутатора является входом управления начальной установкой устройства, выходы

20 первого и второго коммутаторов связаны соответственно с инверсным и с прямым установочными входами блока памяти, à управляющие входы первого и второго комму-, таторов объединены и подключены через

25 инвертор к тактовому входу устройства, соединенного также через элемент задержки с синхронизирующим входом блока памяти.