Устройство для передачи информации между процессорами в многопроцессорной вычислительной системе

 

Изобретение относится к вычислительной технике и может быть использовано в телефонии в распределенной микропроцессорной системе управления узла коммутации . Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство для передачи информации между процессорами в многопроцессорной вычислительной системе содержит блок 1 буферной памяти сообщений , блок 2 управления адресом, блок 5 управления передачей, шинный формирователь 4 и блок 3 задержек. 2 ил.

союз советских социАлистических

РЕСПУБЛИК (51)з 6 06 F 13/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДETEflbGTBY

УЮ

О ! о (21) 4724840/24 (22) 31.07.89 (46) 23.04.93. Бюл. Рв 15 (71) Ленинградский отраслевой научно-исс- ледовательский институт связи (72) Б.С.Гольдштейн, С.А.Брусиловский, P.Ä.Ðåðëå и M.Ã.Ñûðîõíîâà (56) Плангишвили И.В., Стецюра Г.Г. Микропроцессорные системы. — M. Наука, 1980.

Авторское свидетельство СССР

М 1460724, кл. G 06 F 15/16, 1987. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ МЕЖДУ ПРОЦЕССОРАМИ В

МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ

SU 1810890 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в телефонии в распределенной микропроцессорной системе управления узла коммутации. Цель изобретения — повышение быстродействия. Поставленная цель достигается тем, что устройство для передачи информации между процессорами в многопроцессорной вычислительной системе содержит блок 1 буферной памяти сообщений, блок 2 управления адресом, блок 5 управления передачей, шинный формирователь 4 и блок 3 задержек. 2 ил.

1810890

Изобретение относится к вычислительной технике и может быть использовано в распределенной микропроцессорной системе управления цифровых автоматических телефонных станций (АТС), Целью изобретения при использовании предлагаемого устройства для цифровых

АТС является повышение общей производительности мультимикропроцессорной системы путем группирования запросов на межпроцессорный обмен и их последующей передачи при выполнении одного из двух условий: накопление в буферной памяти, по крайней мере, N сообщений; истечение времени t с момента появления первого сообщения.

На фиг.1 приведена структурная схема устройства для передачи информации между процессорами в многопроцессорной вычислительной системе; на фиг.2 временные диаграммы его функционирования.

Схема содержит блок буферной памяти

1 сообщений, блок 2 управления адресом, блок 3 задержек, шинный формирователь 4, блок 5 управления. передачей. Блок буферной памяти 1 сообщений имеет К информа. ционных входов 6, К информационных выходов 7, связанных с К информационными входами 8 шинного формирователя 4, M адресных входов 9, связанных с М адресными выходами 10 блока 2 управления адресом и вход 11 управления блока буферной аамяти 1 сообщений, связанный с выходом управления 12 блока 2 управления адресом. блок 2 управления адресом имеет счетный вход 13, связанный с выходом 14 запроса на передачу блока 5 управления передачей, который также подается на управляющий микропроцессор и к устройству подключения.

Вход 15 разрешения передачи шинного формирователя 4 соединен с выходом 16 разрешения передачи блока 5 управления передачей.

На вход включения 17 блока 2 управления адресом, соединенный со входом взведения 18 блока 3 задержек, поступает сигнал управления от управляющего микропроцессора. Блок 2 управления адресом имеет также выход 19 сброса, который связан со входом 20 сброса блока 3 задержек и выход 21 сигнализации заполнения блока буферной памяти 1 сообщений, соединен. ный с входом 22 управления передачей блока 5 управления передачей.

Блок 3 задержек своим выходом 23, по которому поступает сигнал окончания отсчета времени, связан с таймерным входом

24 блока 5 управления передачей..

Вход 25 готовности устройства подключения блока 5 управления передачей соединен с входом 26 разрешения считывания блока 2 управления адресом. К информационных выходов 27 шинного формирователя

4 подаются к устройству подключения.

Устройство для передачи информации между процессорами в многопроцессорной вычислительной системе работает следующим образом. В блоке буферной памяти 1 .сообщений накапливаются сообщения, по15 ступающие от микропроцессорной системы. Одновременно с появлением первого сообщения поступает сигнал управления, который включает блок 7 управления адресом и взводит блок задержек. В блоке 2

2р управления адресом формируются адреса записи сообщений, размещающие сообщения по мере их поступления в блок буферной памяти 1 сообщений. Блок 2 управления адресом дешифрирует адрес N-го сообще25 ния и на выходе сигнализации 21 заполнения блока буферной памяти 1 сообщений появляется сигнал. Наличие сигнала заполнения блока буферной памяти 1 сробщений появляется сигнал. Наличие сигнала запол30 нения блока буферной памяти 1 сообщения (т.е. сигнала о приходе N-ro сообщения) или сигнала окончания отсчета времени с выхода 23 приводит к формированию сигнала запроса на передачу в блоке 5 управления

35 передачей на выходе 14, который поступает на счетный вход 13 блока 2 управления адресом для формирования адресов на считы: вание информации из блока буферной памяти 1 сообщений. Сигнал готовности, поступающий на вход 25 блока 5 управления передачей, переключает по входу 26 блок 2 .управления адресом на считывание, формирует сигнал разрешения передачи на выхо45 де 16 блока 5 управления передачей, который открывает шинный формирователь. Блок буферной памяти 1 сообщений организован по принципу стека: "последним пришел — первым вышел". Когда пере50 дача закончена, блок 2 управления адресом формирует сигнал сброса на выходе 19, который сбрасывает блок 3 задержек по входу

20. Цикл передачи начинается заново.

Основными достоинствами заявляемо55 го устройства является увеличение общей производительности многопроцессорной системы эа счет снижения временных затрат на межпроцессорный обмен при тех же гарантированных предельных временах передачи сообщений; уменьшение непроиэво1810890 дительных временных затрат коммуникационной среды за счет группирования передаваемых сообщений (пакетов) при тех же гарантированных предельных временах передачи сообщений; при использовании устройства в системе управления цифровой

АТС обеспечивается равномерное обслуживание нагрузки в течение суток, и создаются условия для увеличения емкости станции и/или снижения величины потерь по вызовам при том же количестве и типе управляющих микропроцессоров и той же коммуникационной среде межпроцессорного обмена.

Формула изобретения

Устройство для передачи информации между процессорами в многопроцессорной вычислительной системе, содержащее блок буферной памяти сообщений. блок управления адресом, блок управления передачей и шинный формирователь, причем информационные входы устройства для подключения к первому процессору подключены соответственно к информационным входам блока буферной памяти сообщений, выходы которого подключены к информационным входам шинного формирователя, выходы кЬторого подключены соответственно к информационным выходам устройства для подключения ко второму процессору. вход синхронизации устройства для подключения к первому процессору; подключен к вхо.ду синхронизации блока управления адресом, вход признака готовности устройства для подключения к второму процессору, подключен к входу признака готовности блока управления передачей и к входу разрешения записи-чтения блока управления адресом, первый выход блока уйравления передачей подключен к первому и второму

"0 выходам запроса на передачу устройства для подключения соответственно к первому и второму процессораМ и к входу признака приращения адреса блока управления адресом, первый и второй выходы которого подключены соответственно к входу .записи-чтения и к адресному входу блока буферной памяти сообщений, третий выход блока управления адресом. подключен к

20 первому входу режима блока управления передачей, второй выход которого подключен к управляющему входу шинного формирователя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно сор5 держит блок задержек, причем вход синхронизации устройства для подключения к первому процессору подключен к входу синхронизации блока задержек, выход признака окончания временного интервала .30 которого подключен к второму входу режима блока управления передачей, четвертый выход блока управления адресом подключен к входу установки в "0" блока задержек.

35.

1810890 ф) ф Я

9% М яв Ь

С> Q %1

Составитель С.Брусиловский

Техред M.Mîðãåíòàë Корректор О.Густи

Редактор

Заказ 1446 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5 .

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 х к а

Ю М

4 Q