Устройство для моделирования динамических процессов

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании автоматизированных систем управления, при отладке программного обеспечения и, в частности, при моделировании времени работы системы с учетом сбоев и восстановления работоспособности . Целью изобретения является повышение точности результата моделирования. Поставленная цель достигается тем, что устройство для моделирования динамических процессов содержит первый и второй датчики случайных чисел 1 и 2, узел сравнения 10, сумматор 8, накапливающий сумматор 9, блок элементов 2 И-ИЛИ 11, группу элементов ИЛИ 14, с первого по шестой элементы задержки 5, 6, 7,18, 19, 22, первый и второй блоки датчиков случайных чисел 3, 13, дешифратор 12, элемент ИЛИ 4, распределитель импульсов 20, блок выбора максимума 21, умножитель 17, первый и второй регистры 15 и 16. 1 з.п. ф-лы, 2 ил. ел с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4823153/24 (22) 04.05.90 (46) 23.05.93. Бюл. М 19 (72) А.В.Александров, А.Н.Лисиченок, В.E.Íèêèòåíêî, H.Á.Ïàðàìîíoâ и В.И.Федоров (56) Основы вычислительной техники, Под ред. Л.М.Осинского, Л.; Воениздат, 1978, с.

351.

Авторское свидетельство СССР

М 1647589, кл. G 06 G 7/52, 27.10.88. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ДИНАМИЧЕСКИХ ПРОЦЕССОВ (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании автоматизированных систем управления, при отладке программного,,5U. „„1817107 А1 обеспечения и, в частности, при моделировании времени работы системы с учетом сбоев и восстановления работоспособно-: сти, Целью изобретения является повышение точности результата моделирования, Поставленная цель достигается тем, что устройство для моделирования динамических процессов содержит первый и второй датчики случайных чисел 1 и 2, узел сравнения 10, сумматор 8, накапливающий сумматор 9, блок элементов 2 И вЂ” ИЛИ 11, группу элементов ИЛИ 14, с первого по шестой элементы задержки 5, 6, 7, 18, 19, 22, первый и второй блоки датчиков случайных чисел 3, 13, дешифратор 12. элемент ИЛИ 4, распределитель импульсов 20, блок выбора максимума

21, умножитель 17, первый и второй регист-. ры 15 и 16. 1 з.п. ф-лы, 2 ил.

1817107

30 новления за счет учета сложности исполняемого процесса. 35

Схема устройства приведена на фиг, 1.

55

Устройство относится к области вычислительной техники и может быть использовано при проектировании автоматизированных систем управления, при отладке программного обеспечения и, в частности, при моделирований времени работы систем с учетом сбоев и восстановления работоспособности, Цель изобретения — повышение точности результата моделирования за счет учета возможности параллельного исполнения отдельнь1х участков программы и применения различных алгоритмов восстановления.

Введение указанных элементов и сооТветствующих связей позволяет при моделировании динамических процессов учесть следующим образом параллельное исполнение отдельных участков программы и применение различных алгоритмов восстановления.

Первый ДСЧ, вырабатывая целое число, определяющее алгоритм восстановления, которое преобразуется дешифратором в сигнал, запускающий соответствующий

ДСЧ, который вырабатывает число, пропорциональное времени восстановления. Распределитель импульсов, второй блок ДСЧ и блок выбора максимума служат для последовательной выработки числа, пропорционального времени исполнения параллельных процессов и выбора максимального из них. Умножитель служит для получения более точного времени восстаУстройство содержит датчики случайных чисел 1, 2, блок датчиков случайных чисел 3, элемент ИЛИ 4, элементы задержки 5, 7, сумматор 8, накапливающий сумматор 9, узел сравнения 10, блок элементов 2И-ИЛИ

11, дешифратор 12, блок датчиков случайных чисел 13, блок элементов ИЛИ 14, регистры 15, 16, умножитель 17, элементы задержки 18, 19, распределитель импульсов

20, блок выбора максимума 21, элемент задержки 22.

На фиг. 2 приведен пример блока выбора максимума из двух чисел, который содержит регистры 23, 24, узел сравнения 25, узел элементов 2И-ИЛИ 26, регистр 27.

Устройство работает следующим образом. Датчиками вырабатываются двэ слуЧайНЫХ ЧИСЛа t И tc6: ПЕРВОЕ ОПРЕДЕЛЯЕТ время выполнения самого длинного процесса программы, а второе — время до сбоя

ЭВМ, Считается, что в случае, когда сбой произошел раньше, чем завершилось выполнение программы, через промежуток времени ta; необходимый на восстановле5

20 ние, исполнение прогрэ, . ы возобновляется. Моделирование заканчивается, если tM

ОКаЗЫВаЕтСЯ МЕНЬШЕ tc6, т,Е. На ОЧЕРЕДНОЙ реализации зэ время выполнения программы сбоев не происходило, Результатом моделирования является число, пропорциональное времени выполнения программы, которое вычисляется по формуле:

n — 1

t8bln = $ (тс61 + t81) + 1ми, где b 1 = О, и-1; tc6 «< t : tc6 = te = О.

Вычисление t» n осуществляется следующим образом. В момент поступления сигнала на вход устройства обнуляется накапливающий сумматор 9 и сигнал через элемент ИЛИ 4 поступает на ДСЧ 2, который

ВЫрабатЫВаЕт ЧИСЛО, СООтВЕтСтВуЮщЕЕ tc6„ .

Одновременно с этим сигнал с элемента

ИЛИ 4 поступает на вход распределителя импульсов 20, запускающего последовательно ДСЧ в блоке ДСЧ 3, которые вырабатывают числа tM „, пропорциональные времени исполнения каждого из параллельных процессов. Затем в блоке выбора максимума 21 определяется Ьц = maxtM1, j =1,m соответствующее времени самого длительного процесса. В момент поступления сигнала с элемента задержки 6 происходит

СРаВНЕНИЕ t

10 ПрИ t 1 > tc61, т.Е, рОИЗОШЕЛ СбОй, ПОСтупает сигнал на ДСЧ I для выработки числа, соответствующего времени t<,. В ДСЧ 1 вырабатывается число, соответствующее алгоритму восстановления. Оно поступает на дешифратор 12, который запускает соответствующий ДСЧ из блока ДСЧ 13, ДСЧ вырабатывает число, пропорциональное времени восстановления т®1, которое через блок элементов ИЛИ 14 поступает на вход D регистра 15 в момент поступления сигнала с элемента задержки 19 на вход С. Одновременно в момент поступления сигнала с элемента задержки 19 на вход С регистра 16 поступает сигнал с блока выбора максимума

21 íà его вход О. В блоке умножения 17 перемножаются t>1 и t81, а результат на сумматоре 8 суммируется с tc61, Сумма поступает на блок элементов 2И-ИЛИ. В момент прихода сигнала с элемента задержки 7 сУмма (tc61 + tel) с него выдаетсЯ на накапливающий сумматор 9, где формируи — 1 ется X (тс61 + 1щ). после срабатывания узла

1=0 сравнения процесс, описанный выше, по1817107 втоРЯетсЯ До тех поР, пока t„i >tc66 ПРи

tMI < tc6i (! = и) сигнал с блока выбора максимума поступает на блок элементов

2И вЂ” ИЛИ и в момент прихода сигнала с узла сравнения 10 t, которая noI=î ступает на первый информационный выходы устройства. При этом сигнал с узла сравнения 10 также поступает на второй управляющий выход устройства и . n — 1 сумма,, (tcei + tù) + tM„, снимается с nepi=î вого информационного выхода устройства по окончании переходных процессов на накапливающем сумматоре 9, Техническая реализация. Импульсный входной сигнал подается на второй вход (Уст. "0") накапливающего сумматора 9 и на второй вход элемента ИЛИ 4. Импульсный сигнал с выхода элемента ИЛИ 4 поступает на вход ДСЧ 2, элементов задержки 6, 19 и распределитель импульсов 20. По импульсному сигналу, подаваемому на вход ДСЧ 2, с его потенциальных выходов снимается двоичный код tce. Одновременно с этим по импульсному сигналу запускается распределитель импульсов 20, по импульсным сигналам которого последовательно запускаются каждый из ДСЧ блока ДСЧ 3, с потенциальных выходов которого сигналы поступают на информационные входы блока выбора максимума 21 в момент поступления сигнала с элемента задержки 22 на его управляющий вход. С потенциального выхода блока выбора максимума 21 сигнал поступает на третий вход блока элементов

2И вЂ” ИЛИ, на информационный вход D регистра 16 и на второй вход узла сравнения. По импульсному сигналу с элемента задержки

6, поступающему на третий вход узла сравнения 10, импульсные сигналы вырабатываются на первом и втором выходе узла сравнения 10. Если единичный импульсный сигнал выработан на первом выходе узла сравнения, то он подается нэ элемент задержки 18 и ДСЧ 1, с выхода которого снимается, потенциальный сигнал, поступающий на вход дешифратора 12. С дещифратора 12 снимается потенциальный сигнал, по переднему фронту которого срабатывает соответствующий ДСЧ в блоке

ДСЧ 13, и потенциальный сигнал с него через блок ИЛИ 14 поступает на информационный вход D регистра 15. Запись информации на регистры 15, 16 происходит при поступлении импульсных сигналов.на их синхронизирующие входы С с элементо задержки 18 и 19 соответственно, Потенциальные сигналы свыходов регистров 15,,16 поступают на умножитель 17. Потенциальный сигнал te поступает на первый вход сум5 матора 8, на второй вход которого поступает потенциальный сигнал tce. С выхода сумма тора 8 выдается сигнал, соответствующий сумме tce + tce, на первый потенциальный вход блока элементов 2И вЂ” ИЛИ. Импульс10 ный сигнал с первого выхода узла сравне. ния, задержанный на элементе задержки 7, поступает на второй импульсный вход блока элементов 2И вЂ” ИЛИ. По этому сигналу с его потенциального выхода выдается двоичный

15 кодт6+ t< нэ первый информационный вход накапливающего сумматора 9. Импульсный сигнал с импульсного выхода узла сравнения 10, задержанный на элементе задержки

5, выдается на первый вход элемента ИЛИ

20 4, и описанный выше процесс повторяется до тех пор, пока единичный импульсный сигнал не появится на втором импульсном входе узла сравнения.

С потенциального выхода блока выбора

25 максимума двоичный код м поступает на третий потенциальный вход блока элементов 2И-ИЛИ и по импульсному сигналу со второго выхода узла сравнения, поступающему на четвертый импульсный вход блока

30 элементов 2И-ИЛИ, выдается на первый потенциальный вход накапливающего сумматора 9.

Импульсный сигнал со второго входа узла сравнения 10 поступает на второй выход

35 устройства. После окончания переходных процессов на накапливающем сумматоре 9 сигналы с его выхода поступают на первый потенциальный выход устройства.

Предлагаемое устройство может быть

40 использовано для проектирования сложных систем, в частности, исследование надеж ности комплексов управляющих алгоритмов и программ с учетом сбоев и восстановлений аппаратуры. В результате использова45 ния предлагаемого устройства можно достичь более точной оценки времени выполнения программы.

Формула изобретения

1. Устройство для моделирования дина50 мических процессов, содержащее первый и второй датчики случайных чисел, узел сравнения, с первого по третий элементы задержки, сумматор, накапливающий сумматор, блок элементов 2И-ИЛИ и группу элемен55 тов ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью точности моделирования, оно содержит четвертый, пятый и шестой элементы задержки, первый и второй блоки датчиков случайных чисел, дешифратор, элемен1

ИЛИ, распределитель импульсов, блок вы1817107 бора максимума, умножитель и первый и второй регистры, при этом вход запуска устройства подключен к первому входу элемента ИЛИ и к входу установки в "0" накапливающего сумматора, информацион- 5 ные выходы которого подключены соответственно к выходам результата моделирования устройства, выход элемента

ИЛИ подключен к входу первого датчика случайных чисел, к входу синхронизации 10 распределителя импульсов и к входам первого, второго и третьего элементов задержки, выходы которых подключены соответственно к входам синхронизации узла сравнения, первого регистра и блока вы- 15 бора максимума, выходы которого подключены к входам первой группы блока элементов 2И вЂ” ИЛИ, к информационным входам первой группы узла сравнения и к информационным входам первого регистра, 20 выходы которого подключены к информационным входам первой группы умножителя, информационные выходы которого подключены к информационным входам первой группы сумматора, информационные выхо- 25 ды которого подключены к входам второй группь: блока элементов 2И вЂ” ИЛИ, выходы которых подключены соответственно к информационным входам накапливающего сумматора, выход "Меньше" узла сравнения 30 подключен к первому входу блока элементов 2И вЂ” ИЛИ и к выходу признака готовности результата устройства, выход "Равно, больше" узла сравнения подключен к входам четвертого, пятого и шестого элементов 35 задержки и к входу второго датчика случайных чисел, выходы которого подключены к входам дешифратора, выходы которого подключены соответственно к входам первого блока датчиков случайных чисел, выходы 40 групп которого подключены соответственно к входам элементов ИЛИ группы, выходы которых подключены соответственно к информационным входам второго регистра, 45 выходы которого подключены соответственно к информационным входам второй группы умножителя, выходы первого датчика случайных чисел подключены к информационным входам второй группы узла сравнения и к информационным входам второй группы сумматора, выходы четвертого, пятого и шестого элементов задержки подключены соответственно к второму входу блока элементов 2И вЂ” ИЛИ, к второму входу элемента ИЛИ и к входу синхронизации второго регистра, выходы распределителя импульсов подключены соответственно к входам второго блока датчиков случайных чисел, выходы первой и второй групп которого подключены соответственно к информационным входам первой и второй групп блока выбора максимума.

2, Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок выбора максимума содержит три регистра, узел сравнения и узел элементов

2И вЂ” ИЛИ, йри этом в блоке выбора максимума информационные входы первой и второй групп блока подключены соответственно к информационным входам первого и второго регистров, выходы первого регистра подключены к входам первой группы узла элементов 2И вЂ” ИЛИ и к информационным входам первой группы узла сравнения, первый выход которого подключен к первому входу узла элементов 2И-ИЛИ, выходы которых подключены соответственно к информационным входам третьего регистра, выходы которого подключены соответствен но к выходам блока, выходы второго регистра подключены к входам второй группы узла элементов 2И вЂ” ИЛИ и к информационным входам второй группы узла сравнения, второй "выход которого подключен к второму входу узла элементов 2И вЂ” ИЛИ, вход синхронизации блока подключен к входам синхронизации первого, второго и третьего регистров и узла сравнения.

817107

Составитель А. Александров

Редактор Г.Бельская Техред M.Моргентал Корректор Н. Ревская

Заказ 1724 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101