Устройство для цифровой фильтрации сигналов

 

Устройство для цифровой фильтрации сигналов относится к цифровым системам управления. Цель изобретения - повышение быстродействия. Предлагаемое устройство содержит ПЗУ, блок измерения положения объекта, сумматоры-вычитатели, блоки умножения, сумматоры, блоки задержки, блок формирования первого и второго сигналов усиления и соответствующие связи. В отличие от известного устройство содержит седьмой и восьмой выходы ПЗУ и седьмой и восьмой входы блока формирования первого и второго сигналов усиления, а также новую схему реализации этого блока, который включает таймер, блоки деления, сумматоры, блоки умножения, сумматоры-вычитатели и новые связи.2 ил.

СОЮЗ .СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К ДВтОГСКОМ СВИДЕТЕЛЬСТВУ х1(0)=0, x2(O)-0 (5) (21) 4950836/22 (22) 27.06.91

{46) 15.07.93, Бюл. йг 26

{71) Московский институт электромеханики и автоматики (72) П.П.Кобзов (56) Линник Ю.В. Метод наименьших квадратов и основы математико-статистической обработки наблюдений, М.: Физматгиз, 1962.

Гришин Ю.П. и Казаринов Ю.Н. Динамические системы, устойчивые к отказам, М,;

Радио и связь, 1985. (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ

ФИЛЬТРАЦИИ СИГНАЛОВ (57) Устройство для цифровой фильтрации сигналов относится к цифровым системам

Изобретение относится к области цифровых систем управления и навигации, и в частности, может быть применено для определения положения и скорости движущегося объекта с помощью радиодальнометрии.

Известно устройство, рассмотренное в качестве прототипа, для оптимального (калмановского) оценивания положения Х1 и скорости Х2 объекта. движение которого описывается непрерывными дифференциальными уравнениями вида е х1-х2, х2-0 . (1) а описание состояния дается разностными уравнениями х1(к+1)=х1(к)+х2(к)Т х2(к+1)=х2(к) (2) где х (к), х1(К+1) — значения, соответствующие положению и скорости объекта в tx u,, Ж,, 1827543 A1 (з1)з G 01 С 21/00, G 06 Е 15/353, В 64

С 13/00 управления. Цель изобретения — повышение быстродействия. Предлагаемое устройство содержит ПЗУ, блок измерения положения объекта, сумматоры-вычитатели, блоки умножения, сумматоры, блоки задержки, блок формирования первого и второго сигналов усиления и соответствующие связи. В отличие от известного устройство содержит седьмой и восьмой выходы ПЗУ и седьмой и восьмой входы блока формирования первого и второго сигналов усиления,. а также новую схему, реализации этого блока, который включает таймер, блоки деления, сумматоры, блоки умножения, сумматоры-вычитатели и новые связи. 2 ил.

tx+1 дискретные моменты времени, Т-т +1- Т», к О,...,N-1, 1=1,2.

Функциональная схема устройствапрототипа приведена на фиг.1 описания. Устройство-прототип реализует следующие соотношения оптимального фильтра: х 1(к+1)-х1{к)+Тх2(к)+К1(к+1)(г{к+1Кх1+Тх2(к))) (3) х2{к+1)=х2(к)+К2(к+1)(2(к+1)(х 1(к)+Тх2(к))) (4) В (3), (4), (5) обозначено: хаас+1), х1(3с) — оптимальные в смысле метода наименьших квадратов оценки положения Х1 и скорости Х2 объекта (1) соответственно в 1 +1 и 1у моменты времени:

1827543

К {к+1)

Кр{к+1) 5

Р11(к+1/к+1) Р)z(x+1/к+1

2 1(к+1/к+1) Pzz{x+1/к+1) где

Р(к+1/к+1) -.

Р(к+/к}-Р(к+1/к)С {к+1)(С(к+1)Р{к+1/к) 10

С (к+1)+В{к+1)) Цк+1)Р(к+1/к) {7) и где

Р(к+1/к) =

° ° ° °

Р1((к+1/к) Р1г(к+1/к)

P21(x+1/ê) Р22(к+1/к) (8) 15

- Ф(к+1,к) Р{к/к) Ф (к+1, к), 20

В нашем случае п=2, $=1 и соответственно М(2,1)=37, А(2,1)-21.

С первого выхода блока 13 сигнал К (1) поступает на второй вход блока 12, одновременно на второй вход блока 4 со второго Р выхода блока 13. поступает сигнал К (1).

С выхода блока 2 на первый вход блока

3 поступает сигнал z(1), на второй вход которого с выхода блока 11 поступает сигнал

x>(0)+Txg(0). С выхода блока 3 сигнал z(1)xi(0) Тхг(0) поступает на первый вход блока

12 и первый вход блока 4. С выхода блока 4 сигнал Кг(Ц (1) xi(0)-Тхг{0)) поступает на первый вход блока 5, на второй вход которого с выхода блока 6 поступает сигнал xg(0).

40 Выход блока 5 является вторым выходом устройства, на котором в итоге присутствует сигнал

Р(к+1/к41)С (x+z1)R (6) С(к+1)=С(к)-(1,0) — матрица измерений, 1 Т

Ф (к+1,к)= — переходная матрица, О 1

Р(к+1/к+1), Р(к,к) — матрицы ковариаций размерности пхп, где n=2, ошибок оценивания фазовых координат х, и хр соответственно в к+1 и к моменты времени;

z(x+1}-õ (к+1)+ч(к+1) — выходной сигнал блока измерения положения объекта, ч(к+1) — помеха типа дискретный белый шум с дисперсией R=const, о О

P(0/0)03 — матрица ковариаций ошибок оценивания до начала измерений.

На фиг.1 обозначены: 1 — постоянное запоминающее устройство; 2- блок измерения положения объекта; 3 — сумматор-вычитатель; 4,7,12 — соответственно первый, второй и третий блоки умножения; 5,8,9,11 — соответственно с первого по четвертый блоки суммирования (сумматоры); 6,10 — соответственно первый и второй блоки задержки; 13 — блок формирования первого и второго сигналов усиления.

Блок измерения положения объекта представляет собой, например, импульсное радиодальномерное устройство.

На каждом шаге оценивания устройство-прототип работает одинаковым образом.

Поэтому без потери общности рассмотрим его работу на первом шаге. Перед началом работы устройства на выходе блока 6 устанавливается сигнал xz(0)=0, а на выходе блока 10 сигнал х (О)=0.

На первый вход блока 13 с первого выхода блока 1 поступает сигнал (число) о1.

Одновременно на второй вход блока 13 со второго выхода блока 1 поступает сигнал (число) R, на третий вход блока 13 с третьего выхода блока 1 поступает сигнал (число) с3, на четвертый вход блока 13 с четвертого выхода блока 1 поступает сигнал (число) 1

{единица); на пятый вход блока 13 с пятого выхода блока 1 поступает сигнал (число) О; на шестой вход блока 13 с шестого выхода блока 1 поступает сигнал Т. В блоке 13 осуществляются операции сложение-вычитаwe и умножение-деление и тем самым реализуются соотношения (5), (6), (7); при этом в интересующем нас случае, когда все вычисления осуществляются в реальном масштабе времени, общее число операций умножения на один шаг оценивания вычисления по формуле

M(n, S)-3n +2n $+2п $z+$, а общее число операций сложения по формуле

A(n,$)=3п +2п S+2п S +$ — 2п . х2(1)-xz(0)+Kz(1)fz(1)-x i .(0)-Тхг(0), С выхода блока 12 сигнал K>{1)fz(1)х (О)-Тхг(0)) поступает на второй вход блока

8.

С выхода блока 6 сигнал xz(0) поступает на первый вход блока 7, на второй вход которого с шестого выхода блока 1 поступает сигнал T. С выхода блока 7 сигнал Тхр(0) поступает на первый вход блока 8 и второй вход блока 11. С выхода блока 8 сигнал

Txz(0)+f1)jz(1)-х1(0)-Тх (0)) поступает на первый вход блока 9, на второй вход которо4 го с выхода блока 10 поступает сигнал х (0).

C выхода блока 9 сигнал х {1 -хз(0)+Тх (0)+К!{1)(г(1) x1(0)-Txg(0)) п о1827543

15 тем недостатком, что число операций типа 30

40

50 ступает нэ первый вход блока 10. Выход блока 9 одновременно является первым выходом устройства.

Из изложенного выше и рассмотрения фиг,1 следует, что всего на каждом шаге оценивания в реальном масштабе времени в устройстве-прототипе реализуется 40 операций умножения и 26 операций сложения.

Отметим, что другие технические решения, основанные на использовании предвычисляемых и закладываемых в ПЗУ табличных значений коэффициентов усиления К> и Кг, а также основанные на других методах их аппроксимации (например, также предвычисляемых кусочно-линейных), в принципе требуют меньшего числа операций типа сложение, умножение, однако не рассматриваются нами в качестве аналогов или прототипом. Это объясняется тем, что в процессе измерений возможны изменения величин о, (3,R, что делает необходимым последующий перезапуск устройства при новых значениях с3, c3,R. С другой стороны, возможность учета изменений о1, r3,R, уже заложена в устройстве-прототипе, которое следовательно обладает важным свойством адаптации к начальным условиям.

Однако, устройство- прототип обладает умножение, сложение, реализуемое в нем нэ каждом шаге велико, и, следовательно, устройство обладает относительно низким быстродействием.

Целью предлагаемого технического решения является повышение быстродействия устройства при сохранении его точностных характеристик.

Поставленная цель достигается тем, что в известное устройство для цифровой фильтрации сигналов дополнительно введеиы седьмой и восьмой выходы постоянного запоминающего устройства 1, а также седьмой и восьмой входы блока формирования первого и второго сигналов усиления 13, который содержит таймер 13,1, соединенный выходом со вторым входом nepeoro блока деления 13.2, связанного первым входом с шестым выходом постоянного запоминающего устройства 1, а выходом с первым входом шестнадцатого блока умножения 13,23, связанного выходом с первым входом пятого сумматора 13.3, а вторым входом с первым выходом постоянного запоминающего устройства -1; выход первого блока деления 13.2 соединены также с первым и вторым входами четвертого блока умножения 13.4, первым входом второго сумматора-вычитателя 13.5. вторым входом девятого блока умножения 13.6, при этом

10

25 второй вход пято о сумматора 13.3 соединен со вторым выходом постоянного запоминающего устройства 1, а выход с первым входом второго блока деления 13.7, второй вход которого связан с первым выходом постоянного запоминающего устройства 1, а выход с первым входом седьмого сумматора

13.8, при этом четвертый выход постоя нного запоминающего устройства 1 связан со вторым входом второго сумматора-вычитателя

13.5 и вторым входом третьего сумматоравычитателя 13.9, причем первый вход третьего сумматора-вычитателя 13,9, причем первый вход третьего сумматора-вычитателя соединен с выходом четвертого блока умножения 13.4, а выход с первым входом шестого блока умножения 13.10, выход вто. рого сумматора-вычитателя 13,5 связан со вторым входом пятнадцатого блока умножения 13,11, первым и вторым входами пятого блока умножения 13,12, выход которого соединен со вторым входом десятого блока умножения 13.13, шестой выход постоянного запоминающего устройства 1 соединен с первым и вторым входами седьмого блока умножения 13,14, вторым входом тринадцатого блока умножения 13.15, при этом выход седьмого блока умножения 13,14 соединен с первым входом восьмого блока умножения 13.16, связанного вторым входом с третьим выходом постоянного запоминающего устройства 1, а выходом с первым входом десятого блока умножения 13.13 и первым входом девятого блока умножения

13.6, выходы которых соединены соответственно с первым входом одиннадцатого блока умножения 13.17 и вторым входом шестого блока умножения 13.10, выход которого через последовательно соединенные шестой сумматор 13.18 и третий блок деления 13.19 соединен со вторым входом седьмого сумматора 13.8, выход которого связан со вторым входом третьего блока умножения 12, при атом одиннадцатый блок умножения -13,17 соединен выходом со вторым входом третьего блока деления -13.19, а вторым входом с пятым выходом постоянного запоминающего устройства 1; двенадцатый блок умножения 13.20 соединен первым входом со вторым выходом постоянного запоминающего устройства 1, вторым входом с седьмым выходом постоянного запоминающего устройства 1, а выходом со вторым входом шестого сумматора 13.18, выход которого соединен со вторым входом четвертого блока деления 13,21, первый вход которого через последовательно соединенные тринадцатый блок умножения 13.15, четырнадцатый блок умножения 13.22, пятнадцатый блок умножения 13.11 соеди1827543 нен с восьмым выходом постоянного запоминающего устройства 1, причем второй вход четырнадцатого блока умножения

13.22 соединен с третьим выходом постоянного запоминающего устройства 1, а выход четвертого блока деления 13,21 соединен со вторым входом первого блока умножения 4.

Анализ аналогичных устройств, проведенный по источникам патентной и научнотехнической литературы показал, что повышение быстродействия устройства достигается введением в известное устройство новых.связей и выполнения блока формирования первого и второго сигналов усиления 13 в виде структуры, обеспечивающей в классе адаптивных к начальным условиям фильтров второго порядка, большее быстродействие по сравнению с прототипом за счет использования аналитических коэффициентов усиления фильтра, реализация которых требует существенно меньшего числа операций типа сложение, умножение.

Функциональная схема устройства приведена на фиг.2. устройство работает следующим образом.

С шестого выхода блока 1 сигнал Т поступает на первый вход блока 13.2, первый и второй входы блока 13.14, второй вход блока 13.15, второй вход блока 7, Одновременно с выхода блока 13.1 на второй вход блока 13,2 вдискретные,,равноотстоящие друг от друга на время Т моменты времени поступают сигналы tN. где t =iT. С выхода блока 13.2 сигналы N=tg/Т поступают на первый вход блока 13.23, первый и второй входы блока 13.4, первый вход блока

13.5, второй вход блока 13.6. Со второго выхода блока 1 сигнал R поступает на второй вход блока 13.3 и первый вход блока

13.20, С выхода блока 13,3 сигнал cR N+R поступает на первый вход блока 13.7, на второй вход которого с nepaoro выхода блока 1 поступает сигнал (Я. С выхода блока деления 13.7 сигнал

0 поступает на о N+R первый вход блока 13,8. С четвертого выхода блока 1 на второй вход блока 13,5 и вход блока 13.9 поступает сигнал 1, С выхода блока 13 5 сигнал поступает на второй вход блока 13.22 и второй вход блока 13. l6, на первый вход которого с выхода блока 13,14 поступает сигнал Т . С выхода блока 13.16 сигнал а2 Т поступает на первый вход блока 13.13 и первый вход блока 13.6, с выхода которого сигнал ñ3 T N поступает на второй вход блока 13, l0. поступает на второй

QT N(N — 1)+12R

25 вход блока 13,8, с выхода которого, являю35

50

С выхода блока 13,4 сигнал N поступает на. первый вхоу блока t3.9, с выхода которого сигнал N -1 поступает на первый вход блока 13.10, с выхода которого сигнал с Т N(N -1) поступает на первый вход бло2 2 2 ка 13.18, С выхода блока 13,12 сигнал (N 1) поступает на второй вход блока 13.13, с выхода которого сигнал а22 Т (N — 1) поступает на первый вход блока 13.17. С пятого выхода блока 1 сигнал "3" поступает на второй вход блока 13.17, с выхода которого сигнал 3 о2

Т (N — 1) поступает на второй вход блока

2 2

13,19.

С седьмого выхода блока 1 сигнал "17" поступает на второй вход блока 13,20 с выхода которого сигнал 12.R поступает на второй вход блока 13.18; с выхода которого сигнал (3 Т N(N -1)+12Я поступает на вто2 2 рой вход блока 13.21 и первый вход блока

13.19, с выхода которого сигнал щегося одновременно первым выходом блока 13, сигнал усиления — +

О1 N+R (3Т N(й — 1)+12R поступает на второй вход блока 12.

C восьмого выхода блока 1 сигнал "6" поступает на первый вход блока 13.15, с выхода которого сигнал 6.Т поступает на первый вход блока 13.22, с выхода которого сигнал 6 поступают на первый вход блока 13.11, с выхода которого сигнал 6Т

t3 (N-1) поступает. на первый вход блока

13,21, с выхода которого, одновременно являющегося вторым выходом блока 13 сигнал

К2 с3 Т N (N — 1) + 12 R поступает на второй вход блока 4.

Далее работа устройства идентична работе устройства-прототипа, Достижение положительного эффекта по сравнению с прототипом, который является базовым объектом, поясним следующим образом.

Как следует из рассмотрения фиг.2, на каждом шаге фильтрации в предлагаемом устройстве требуется осуществлять 20 операций умножения-деления и 9 операций сложения вычитания, Как было показано выше, в устройстве-прототипе на каждом шаге

1827543

40

45 фильтрации требуется осуществлять 37 операций умножения-деления и 21 операцию сложения-вычитания. Таким образом, предлагаемое устройство является по крайней мере в два раза более быстродействующим устройство-прототип, Более того, учитывая, что при аппаратной или программной реализации устройства, операции умножения выполняются в 8 — 10 и 100 — 150 медленнее, чем операции сложения, выигрыш становится еще более значительным.

Формула изобретения

Устройство для цифровой фильтрации сигналов, содержащее постоянного запоминающее устройство, последовательно соединенные блок измерения положения объекта, первый сумматор-вычитатель, первый блок умножения, первый сумматор, первый блок задержки, второй блок умножения, второй и третий сумматоры, второй блок задержки четвертый сумматор, второй вход которого соединен с выходом второго блока умножения, а выход со вторым входом первого сумматора-вычитателя, третий блок умножения и блок формирования первого и второго сигналов усиления, причем шесть выходов постоянного запоминающего устройства соединены с соответствующими входами блока формирования первого и второго сигналов усиления, первый выход которого соединен с вторым входом третьего блока умножения, а второй выход — с вторым входом первого блока умножения, при этом шестой выход постоянного запоминающего устройства соединен также с вторым входом второго блока умножения, выход второго блока задержки соединен с вторым входом третьего блока умножения, выход первого блока задержки соединен с вторым входом первого сумматора. выход первого сумматора-вычитателя соединен с первым входом третьего блока умножения, выход которого соединен с вторым входом второго сумматора, о.т л и ч а ю щ е е с я тем; что, с целью повышения быстродействия устройства, в него введены в постоянное запоминающее устройство две ячейки памяти соответственно с седьмым и восьмым выходами, а блок формирования усиления первого и второго сигналов выполнен в виде таймера. трех квадраторов, трех суммато5

35 ров. двух сумматоров-вычитателей, пяти блоков деления и десяти блоков умножения, причем последовательно соединены первый блок деления, второй вход которого соединен с выходом таймера, первый сумматор-вычитатель, второй квадратор, четвертый и пятый блоки умножения, третий делитель и третий сумматор, второй вход которого соединен с выходом второго блока деления, а выход является первым выходом блока формирования первого и второго сигналов усиления, последовательно соединенные десятый блок умножения, первый сумматор и второй блок деления, последовательно соединенные первый каадратор, второй сумматор-вычитатель, второй блок умножения второй сумматор, второй вход которого соединен с выходом шестого блока умножения, а выход — с первым входом третьего блока деления и вторым входом четвертого блока деления, последовательно соединенные третий квадратор, третий блок умножения и первый блок умножения. второй вход которого соединен с выходом первого блока деления, а также с входами десятого блока умножения и первого квадратора, а выход соединен с вторым входом второго блока умножения, последовательно соединенные седьмой, восьмой и девятый блоки умножения. второй вход последнего

Соединен с выходом первого сумматора-вычитателя, а выход — с первым входом четвертого блока деления, выход третьего блока умножения соединен с первым входом четвертого блока умножения, при этом первым — восьмым входами блока формирования первого и второго сигналов усиления соответственно являются объединенные вторые входы десятого блока умножения и второго блока деления, объединенные второй вход первого сумматора и первый вход шестого блока умножения, объединенные вторые входы третьего и восьмого блоков умножения, объединенные вторые входы первого и второго сумматоров-вычитателей, второй вход пятого блока умножения, объединенные первый вход. первого блока деления. вход третьего квадратора и второй вход седьмого блока умножения, второй вход шестого и первый вход седьмого блоков умножения, а вторым выходом является выход четвертого блока деления.

1827543

1827543

Составитель В Калмыков

Техред М.Моргентал

Корректор M.Êåðåöìàí

Редактор В.Трубченко

Производственно-издательский комбинат "Патент, r. Ужгород, ул.Гагарина, 101

Заказ 2353 Тираж Лодписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5