Устройство для сложения (i)

 

(21 (22 (46 (71 те (72 цо (56

Эл

И с.8 (54 (57 но

4801601/24

29.12.89

30.08.93. Бюл. hb 32

Институт точной механики и вычислиьной техники им. С.А.Лебедева

В.Я.Горштейн, А.И.Грушин и С.P.ØåâПроцессор. Техническое описание МВК брус-Б. Ч.4. Арифметическое устройство

13.055.045. ТОЭ вЂ” М.: ИТМ и ВТ, 1988, — 124, рис,5 — 22.

УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ

Изобретение относится к вычислительтехнике и может быть использовано при проектировании арифметических устройств высокой производительности. Цель изобретения — повышение быстродействия. Устройство для сложения состоит из цепей, осуществляющих сложение вещественной части числа и целочисленное сложение, Введение нормализатора целого правого числа, сдвигателя правого числа, коммутатора результата целого числа, нормализатора результата целых чисел, узла обращения суммы целого числа, сумматора мантисс целого числа, узла обращения целого правого числа позволяет осуществлять параллельное вычисление вещественного и целого чисел. 3 ил.

Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств выс кой производительности.

Цель изобретения — повышение быстродей твия.

На фиг.1а — в представлена функционал ная схема устройства для сложения; на фиг 2а и 2б — функциональная электрическа схема входного сумматора порядка; на фиг 3 — схема узла управления, устройство сложения содержит память

1 для хранения тега результата, коммутатор

2 те(а результата, выходной сумматор 3 поряд ов, с первого по шестой промежуточны регистры 4 — 9, первый и второй вых дные регистры 10, 11 входного сумматор порядка, дешифратор 12 кода операций, первый и второй входные регистры 13, 14, ешифратор 15 тега, третий входной регист 16, коммутатор 17 порядка большего, четвертый, пятый входные регистры 18, 19, exo íoé.cóììàò0ð 20 порядков, шестой входной регистр 21, формирователь 22 порядка целого левого числа, формирователь

23 сдвигов целого левого числа, формирователь 24 номера прерываний, память 25 для хранения результата, формирователь 26 результата операций отношений, нормализатор 27 результата, седьмой, восьмой и девятый промежуточные регистры 28, 29, 30, формирователь 31 прядка коррекцйи, коммутатор 32 нормализатора результата, формирователь 33 кода сдвига для нормализатора результата, узел 34 обращения суммы, выходной и дополнительный выходной регистры 35, 36 сумматора мантисс, первый дополнительный промежуточный регистр

37, сумматор 38 мантисс, сдвигатель 39 младших, коммутатор 40 младших, первый входной регистр 41 младших, первый и второй входные регистры 42, 43 сумматора мантисс, второй входной регистр 44 младших, сдвигатель 45 левого числа, сдвигатель

46 правого числа, нормализатор 47 целого левого числа, нормализатор 48 целого пра1837281 вого числа, формирователь 49 порядка целого правого числа, формирователь 50 сдвигов целого правого числа, седьмой и восьмой входные регистры 51, 52, первый и второй дополнительные входные регистры 53, 54, коммутатор 55 результата целого числа, коммутатор 56 текущего индекса команды, cQ второго llo шестой дополнительные регистры 57-61, нормализатор 62 результата целых чисел, узел 63 обращения суммы целого числа, первый, второй и третий выходные регистры 64, 65, 66 сумматора мантисс целого числа, сумматор 67 мантисс целого числа, узел 68 обращения целого правого числа, с третьего по шестой дополнительные вход- "5 ные регистры 69 — 72, формирователь 73 адреса считывания, формирователь 74 адреса записи, входные шины: шину 75 кода операций, шину 76 тега левого числа, шину 77 тега правого числа, шину 78 разрядов левого чис- 20 ла, шину 79 разрядов правого числа, шину

80 сборок нулей левого числа, шину 81 сборок.нулей правого числа, шину 32 текущего индекса команд считывания, шину 83 смеще» ия текущего индекса команды считыва- 25 ния, шину 84 текущего индекса команд записи, выходную шину 85 тега результата, выходную шину 86 номера прерываний, выходную шину 87 разрядов результатов, Память i для хранения тега результата 30 имеет первый и второй информационные входы 88 — 1, 88 — 2, первый и второй адресные входы 88 — 3, 88 — 4, Коммутатор 2 тега результата — первый управляющий и первый информационный 35 входы 89 — 1, 89-2, второй управляющий и второй информационные входы 89 — 3, 89-4, Выходные сумматор 3 порядков — первый и второй управляющие входы 90-1, 90—

2, первый и второй информационные входы "0

90 — 3, 90-4, информационный выход 91-1, управляющий выход 91-2.

Дешифратор 12 кода операций — первый, второй, третий и четвертый управляю. щие выходы 92-1, 92-2, 92-3, 92 — 4. 45

Второй входной регистр 14 — первый и второй информационные входы — 93-1, 932, первый и второй информационные выходы — 94-1, 94 — 2, Дешифратор 15 тегов - первый и второй 50 информационные входы 95-1, 95-2, первый, второй и третий управляющие выходы

96-1, 96-2, 96-3.

Третий входной регистр 16 — первый и второй информационные входы 97-1, 97-2.

Коммутатор 17 большего порядка — первый, evopoA, третий и четвертый информационныее входы 98-1, 98-2, 98-3, 98-4.

Четвертый входной регистр 18 — первый и второй информационные входы 99-1, 99-2.

Входной сумматор 20 порядков — первый и второй управляющие входы 100-1, 100 — 2, первый, второй, третий, четвертый информационные входы 100-3, 100-4, 1005, 100 — 6, первый, второй, третий, четвертый, пятый, шестой управляющие выходы 101-1, 101-2, 101-3, 101-4. 101-5, 101-6.

Формирователь 24 номера прерываний— первый, второй, третий управляющие входы

102-1, 102-2, 102-3, Память 25 для хранения результата— управляющий вход 103-1, первый, второй, третий информационные входы 103-2, 1033, 103-4, первый и второй адресные входы

103-5, 103-6.

Формирователь 26 результата операций отношения — первый и второй управляющие входы 104-1, 104 — 20 первый и второй информационные входы 104-3, 104-4, Нормализатор 27 результата — первый и второй управляющий входы 105 — 1, 105 — 2, первый и второй информационные входы

105 вЂ, 105 †.

Формирователь 31 порядка коррекции— первый и второй управляющие входы 106 — 1, 106-2, информационный вход 106 — 3.

Коммутатор 32 нормализатора результата — первый информационный вход 107-1, первый и второй управляющие входы 107 — 2, 107 — 3, второй информационный вход 107 — 4.

Узел 34 обращения суммы — управляющий вход 108 — 1, информационный вход

108-2, Сумматор 38 мантисс — первый и второй информационные входы 109-1, 109-2, управляющий выход 110 — 1, первый и второй информационные выходы 110 — 2, 110 — 3.

Сдвигатель 39 младших — первый и второй управляющие входы 111-1, 112-2, информационный вход 111-3.

Коммутатор 40 младших — первый и второй информационные входы 112-1, 112 — 2.

Сдвигатель 45 левого числа — первый и второй управляющие входы 113 — 1, 113-2, информационный вход113 — 3, третий управляющий вход 113-4.

Сдвигатель 46 правого числа — первый и второй управляющие входы 114 — 1, 114-2, информационный вход 114-3, третий управляющий вход 114-4.

Нормализатор целого левого числа— первый и второй информационные входы

115 — 1, 115-2, Нормализатор 48 целого правого числа— первый и второй информационные входы

116 — 1, 116-2, Коммутатор 55 результатов целого числа — первый управляющий вход 117 — 1, первый и второй информационные входы

1837281 ма фо уп вх се ля ци

12 пе

12 хо вы ны пе

12 ма

12 вы

1, пе к и

89 мут ре тек ющ ра

10 го то но зул тор пор щи рац вхо ра вог вы

93пер

94ств кот

-2, 117-3, второй управляющий вход

-4

Коммутатор 56 текущего индекса коды — первый управляющий и первый инмационный входы 118-1, 118 — 2, второй авляющий и второй информационный ды 118-3, 118-4.

Нормализатор 62 результата целых чи— информационный вход 119-1, управщий вход 119-2, Узел 63 обращения суммы — информанный вход 120-1, управляющий вход — 2.

Сумматор 67 мантисс целого числа— вый и второй информационные входы

-1, 121-2, первый информационный вы722- 1, первый и второй управляющие оды 122-2, 122-3, второй информационвыход122 4, Формирователь 76адреса считывания— вый и второй информационные входы — 1, 123-2.

Третий выходной регистр 66 сумматора тисс целого числа — управляющий выход

Формирователь 74 адреса записи — пери второй ийформационные входы 12525 — 2.

Входная шина 75 кода операций через вый входной регистр 13 соединена с входешифратора 12 кода операций, пери второй управляющие выходы 92-1 и которого подключены соответственно рвым и вторым управляющим входам

1, 117-1, 118-1 и 89-1, 117-3, 118-3 комтора 2 тега операций. коммутатора 55 льтатов целого числа, коммутатора 56 щего индекса команд, третий управляй выход92-Здешифратора 12 кода опей соединен с первыми входами 90-1, 1, 102 — 1, 104-1, 105-1, 106-1 выходномматора 3 порядков, входного сумма20 порядков, формирователя 24 ра прерываний; формирователя 26 ретата операций отношения, нормализа27 результата, формирователя 31 дка коррекции, четвертый управляювыход 92 — 4 дешифратора 12 кода oneA соединен со вторым управляющим ом 197 — 4 коммутатора 32 нормализатоезультатов.

Входные шины 76, 77 тега левого и прачисел соединены соответственноспери 0TopblM информационными входами, 93 — 2 второго входного регистра 14, ый и второй информационные выходы, 94-2 которого подключены к соответющим входам 95-1, 95 — 2 дешифратора гов; первый управляющий выход 96-1 рого соединен со вторыми управляю1 щими входами 90-2, 100-2, 102-2, 104-2, 105-2, 106 — 2 выходного сумматора 3 порядков, входного сумматора 20 порядков, формирователя 24 номера прерываний, 5 формирователя 26 результата операций отношений нормализатора 27 результата, формирователя 31 порядка коррекции, второй управляющий выход 96-2 дешифратора

15 тегов через первый промежуточный ре10 гистр 4 подключен к первому информационному входу 89-2 коммутатора 2 тега результата и входу второго промежуточного регистра 5, выход которого через третий промежуточный регистр 6 соединен со вто15 рым информационным входом 89-4 коммутатора 2 тега результата.

Входные шины 76, 78 тега левого числа и разрядов числа подключены соответственно к первому и второму информационным

20 входам 97-1, 97-2 третьего входного регистра 16.

Входные шины 77, 79 тега правого числа и разряда правого числа подключены к первому числа подключены к первому и

25 второму информационным входам 99-1, 99-2 соответственно четвертого входного регистра 18.

Входная шина 80 сборок нулей левого числа через формирователь 22 порядка це30 лого левого числа соедин на со входом формирователя 23 сдвигов целого левого числа, выход которого подключен к входам пятого и шестого входных регистры 19, 21, выход шестого входного регистра 21 соединен с

35 первым информационным входом 115-1 нормализатора 47 целого левого числа.

Входная шина 81 сборок нулевой правоto числа через формирователь 49 порядка целого правого числа соединена с входом

40 формирователя 50 сдвигов целого правого числа, выход которого подключен к входам первого и второго дополнительных входных регистров 53 и 54, выход второго дополнительного регистра 54 соединен с первым

45 входом 116-1 нормализатора 48 целого и равого числа.

Выходы третьего, четвертого, пятого входных регистров 16, 18, 19 и первого дополнительного входного регистр 53 соеди50 нены с первыми,. вторыми, третьими, четвертыми информационными входами

98-1, 98-2, 98-3, 98-4 и 100-3, 100 — 4, 100-5, 100-6 коммутатора 17 порядка большего и . входного сумматора 20 порядка.

55 . Выход коммутатора 17 порядка большего через последовательно соединенные четвертый, пятый и шестой промежуточные регистры 7, 8, 9 подключен к первому информационному входу 90-3 выходного сумматора 3 порядков.

1837281

Первый управляющий выход 101-1 входного сумматора 20 порядка соединен с первым. управляющим входом 113-1 сдвигателя 45 левого числа, а через первый выходной регистр 10 сумматора порядка — с 5 первым управляющим входом 111-1 сдвигателя 39 младших, ко второму управляющему входу 111-2 которого подключен через второй выходной регистр 11 сумматора порядка второй управляющий выход 101 — 2 10 входного сумматора 20 порядка, который соединен также с первым управляющим входом 114-1 сдвигателя 46 правого числа, второй управляющий вход 114-2 которого соединен с третьим управляющим выходом 15

101-3 входного сумматора 20 порядка, четвертый управляющий выход 101-4 которого подключен ко второмууправляющему входу

113 — 2 сдвигателя 45 левого числа.

Входная шина 78 разрядов левого числа 20 и входная шина 79 разрядов правого числа подключены соответственно через седьмой и восьмой входные регистры 51 и 52 ко вторым информационным входам 115-2 и 1162 нормализатаров 47 и 48 целого левого и 25 правого чисел, выход нормализатора 47 целого левого числа соединен с информационным входом 113-3 сдвигателя 45 левого числа и через первый входной регистр 41 младших с йервым информационным вхо- 30 дом 112-1 коммутатора 40 младших, выход нормалиэатора 48 целого. правого числа соединен с информационным входом 114-3 сдвигателя 46 правого числа и через второй входной регистр 44 младших со вторым ин- 35 формационным входом 112-2 коммутатора

40 младших.

Выходы сдвигателей 45 и 46 левого числа и правого числа соответственно через первый и второй входные регистры 42, 43 40 сумматора мантисс соединены с первым и вторым информационными входами 109-1, 109-2 сумматора 38 мантисс, управляющий и второй информационный выходы 110 — 1, .

110-3 которого соответственно через вы- 45 ходной и дополнительный выходной регистры 35, 36 подключены соответственно к управляюшему и информационному входам

108- l, 108-2 узла 34 обращения суммы, выход которого соединен с первым информа- 50 ционным входом 107-1 коммутатора 32. . нормализатора результата.

Выход коммутатора 40 младших подключен к информационному входу 111-3 55 сдвигателя 39 младших..выход которого через первый дополнительный промежуточный регистр 37 соединен со вторым информационным входом 107-4 коммутатора 32 нормалиэа ора результата.

Выход дополнительного выходного регистра 36 сумматора мантисс также соединен со входом формирователя 33 кода сдвига для нормализатора результата, выход которого соединен с информационным входом 106 — 3 формирователя 31 порядка коррекции, выход которого через седьмой промежуточный регистр 28 подключен ко второму информационному входу 90 — 4 выходного сумматора 3 порядка.

Выход формирователя 33 кода сдвига для нормализатора результата кроме того соединен через восьмой промежуточный регистр 29 с первым информационным входом

105-3 и нормализатора 27 результата, ко второму информационному входу 105-4 которого через девятый промежуточный регистр 20 подключен выход коммутатора 32 нормализатора результата.

Входная шина 78 разрядов левого числа через третий дополнительный входной регистр 69 соединена с первым информационным эходом 121-1 сумматора.б7 мантисс целого.

Входная шина 79 разрядов правого числа через четвертый дополнительный входной регистр 70 соединена с входом узла 68 обращения целого правого числа, выход которого подключен ко второму информационному входу 121 — 2 сумматора 67 мантисс целого числа

Первый информационный и управляющий выходы l21-1, 122-2 сумматора 67 мантисс целого числа соединены соответственно через первый и второй выходные регистры 64, 65 сумматор мантисс целого числа с информационным и управляк,щими входами 120 — 1, 120 — 2 узла 63 обращения суммы целого числа, выход которого подключен к первому информационному входу

117 — 2 коммутатора 55 целого числа и к информационному входу 119-1 нормализатора 62 результата целых чисел, управляющий вход 119 — 2 которого через третий выходной регистр 66 сумматора мантисс целого числа соединен с первым управляющим выходом

122-3 сумматора 67 мантисс.

Выход нормализатора 62 результата целых чисел через последовательно соединенные второй и третий дополнительные промежуточные регистры 57, 58 подключен к второму информационному входу 117-3 коммутатора 55 результатов целого числа.

Входные шины 82, 83 текущего индекса команд с итывания и смещения текущего индекса команды считывания подключены соответственно к первому и второму информационным входам 123-1, 123-2 формирователя 73 адреса считывания, выход которого через пятый дополнительный

1837281 дной регистр 71 соединен с первыми адными входами 88 — 3, 103 — 5 памяти 1 для нения тега результата и памяти 25 хра ия результата, Входная шина 84 текущего индекса код записи и первый управляющий выход

1 дешифратора 12 кода операций соедиа соответственно с первым и вторым инмационными входами 125-1, 125 — 2 мирователя 74 адреса записи, выход коого через последовательно соединенные той дополнительный входной регистр четвертый, пятый, шестой дополнительпромежуточные регистры 59, 60. 61 сонены с первым информационным дом 118 — 2 коммутатора 56 текущего инса команд, второй информационный д которого 118 — 4 подключен к выходу вертого промежуточного регистра 59, Выход коммутатора 2 тега результата и ормационный выход 91=1 выходного матора 3 порядков соединены соответнно с первым и вторым. информациони входами 88 — 1, 88 — 2 памяти 1 для нения тега результата, выход которого ключен к выходной шине 85 тега резульвх ре хр не ма

92 нен фо фо то ше

72 ны ед вх де вх че ин су ст нь хр по та

Управляющий выход 124 третьего выного регистра 66 сумматора мантисс ого числа соединен с третьим управляювходом 102 — 3 формирователя 24 номерерываний, выход которого подключен ходной шине 86 номера прерываний.

Второй информационный выход 122 — 4 матора мантисс соединен со вторым инмационным входом 104 — 4 формировате26 результата операций отношения, од которого подключен к первому. инмационному входу 103 — 2 памяти 25 для нения результата, ко второму информанному входу 103 — 3 которой подключен од нормалиэатора 27 результата, к тьему информационному входу 103 — 4— од коммутатора 55 результата целого ла. Выход памяти 25 для хранения реьтата соединен с выходной шинрй 87 рядов результата, Память 1 для хранения тега результата мять 25 для хранения результата могут ь выполнены как двухпортовые памяти

128 ячеек.

Формирователь 22 порядка целого лечисла и формирователь порядка целого вого числа формируют порядок целого а по количеству ненулевых значащих ад.

Формирователь 23 сдвигов целого левоисла и формирователь 50 сдвигов целого вого числа формируют коды сдвига для хо це щи ра кв су фо ля вь фо хр ци вь тр вь чи зу ра..и б н во пр чи те го пр

1 преобразования целого числа в вещественное, Формирователь 24 номеоа прерываний формирует номер прерываний по тегам операндов, кода операции и сигнала прерывания, Нормализатор 27 результата — двухуровневый сдвигатель, осуществляет сдвиг право в случае переполнения вещественного и сдвиг влево в случае необходимости нормализации.

Формирователь 31 порядка коррекции по сборкам нулей сумматора 38 мантисс формирует величину, на которую надо изме15 нить порядок большего, Формирователь ЗЗ кода сдвига для нормализации результата по сборкам нулей определяет величину сдвига на нормалиэатор

27 результата, Узел 34 обращения суммы осуществляет в случае необходимости интервирование результата сумматора 38 мантисс, Сумматоры 38, 67 мантисс — условные сумматоры, в которых формируются две суммы для каждых 16-ти разрядов. Одна для случая переноса в эту группу, равном нулю, а другая при переносе, равном единице. С помощью сигнала переноса осуществляется выбор одной из этих сумм.

Сдвигатели 45, 46 ле ого и правого чисел — двухуровневые сдвигатели, которые осуществляют либо сдвиг, либо обращение входного кода, Нормализаторы 47, 48 целого левого и

3- 5целого и равого чисел — двухуровневые сдвигатели.

Нормализатор 62 результата целых чисел осуществляет преобразование в случае переполнения целого в вещественное.

40 Узел 63 обращения суммы целого числа в случае необходимости осуществляет инвертирование результата сумматора 67 мантисс целого числа.

Узел 68 обращения вправо целого числа

45 в случае необходимости инвертирует мантиссу правого операнда, Формирователь 73 адреса считывания построен как сумматор, формирует по текущему индексу команды считывания {ТИКсч) и смещению текущего индекса команды считывания (ДИР) адрес считывания, как разность между ними.

Формирователь 74 адреса записи построен как сумматор, по текущему индексу команды записи ТИКзп и сигналу операции целочисленной из дешифратора 12 кода операций ОПЕРЦ (выход 92-1} формирует адрес записи. Если ОПЕРАЦ = О, адрес записи равен ТИКзп, в противном случае адрес записи равен ТИ Кэп + 2.

1837281

5

25

35

45

Выходной сумматор 3 порядков, дешифраторы 12, 15, коммутаторы 2, 17, 32, 40, 55, 56, формирователи 22, 23, 24, 26, 31, 33, 49, 50, 73, 74, нормалиэаторы 27, 47, 48, 62, узлы 34, 63, 68 обращения суммы, сдвигатели 39, 45, 46, сумматоры 38, 67, 68 мантисс могут быть выполнены как аналогичные устройства в прототипе, Входной сумматор 20 порядков состоит из двух базовых узлов 126-1 и 126-2, каждый из которых содержит; узел 127 формирования сигнала обращения числа, узел 128 управления, первый узел 129 формирования циклического переноса ri случае, когда оба входных числа вещественные, узел 130 формирования сигнала разрешения сдвига числа, второй узел 131 формирования циклического переноса в случае, когда одно иэ чисел целое, первый сумматор 132, первый коммутатор 133, второй сумматор 134, третий сумматор 135, четвертый сумматор

136, пятый сумматор 137, шестой сумматор

138, седьмой сумматор 139, первый узел

140, второй коммутатор 141, второй узел

142, третий узел 143, четвертый узел 144, пятый узел 145, шестой узел 146, седьмой узел 147, Узел 127 формирования сигнала обращения числа имеет первый, второй и третий входы 148-1, 148-2, 148-3, узел 128 управления — первый, второй, третий, четвертый, пятый и шестой входы 149-1, 149-2, 149-3, 149-4, 149-5, 149-6, узел 130 формирования сигнала разрешения сдвига числа — первый, второй и третий входы 150-1, 150-2, 150-3, первый узел 129 формирования циклического переноса — первый и второй входы 151-1, 151-2, второй узел 131 формирования циклического переноса — первый, второй, третий и четвертый входы 152-1, 152-2, 152-3, 152-4, коммутатор 133 — первый, второй, третий, четвертый, пятый, шестой и седьмой входы 153-1, 153-2, 153-3, 153-4, 153-5, 1536, 153-7, первый и второй выходы 154-1, 154-2, первый сумматор 132 — первый и второй входы 155-1, 155-2, второй сумматор 134первый и второй входы 156-1, 156-2, третий сумматор 135 — перьый и второй входы

157-1, 157-2, четвертый сумматор 136- первый и второй входы 158-1, 158-2, пятый сумматор 137 — первый и второй входы 159-1, 159-2, шестой сумматор 138 — первый и второй входы 160-1, 160-2, седьмой сумматор

139 — первый и второй входы 161-1, 161-2, второй узел 142 — первый и второй входы

162-1, 162-2, третий узел 143 — первый, второй и третий входы 163-1, 163-2, 163-3, четвертый узел 144 †. первый, второй, третий входы 164-1, 164-2, 164-3, пятый узел 145— первый и второй входы 165-1, 165-2, шестой узел 146 — первый, второй и третий входы

166-1, 166-2, 166-3, седьмой узел 147 — первый, второй и третий входы 167-1, 167-2, 167-3, первый узел 141 — первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой входы 168-1. 168-2, 168-3, 168-4, 168-5, 168-6, 168-7, 168-8, первый и второй выходы 169-1, 169-2.

Первый управляющий вхоп 100-1 входного сумматора 20 порядков соединен с первым входом 148-1 узлов 127 формирования сигнала обращения числа базовых узлов

126-1 и 126-2.

Второй управляющий вход 100-2 входного сумматора 20 порядков подключен к третьему входу 149-3 узла 128 управления и первому входу 150-1 узла 150 базовых узлов

126-1 и 126-2.

Первый информационный вход 100-3 сумматора 20 порядков соединен с третьим входом 148-3 узла 127, вторым входом 149-2 узла 128, вторыми входами 155-2, 156-2, 1572 сумматоров 132, 134, 135 соответственно, первым входом 158-1 сумматора 136, входом узла 140, первым входом 162-1 узла 42, вторыми входами 163-2 узлов 143 и 144, третьим входом 153-3 коммутатора 133 базового узла 126-1 и с первым входом 149-1 узла 128, вторыми входами 148-2, 150-2 узлов 127 и 130, первыми входами 155-1, 1561, 157-1 сумматоров 132, 134 и 135 соответственно, вторым входом 158-2 сумматора 136, вторым входом 162-2 узла 142, третьими входами 163-3 и 164-3 узлов 143 и

144 базового узла 126-2.

Второй информационный вход 100-4 входного сумматора 20 порядков соединен с первым входом 149-1 узла 128, вторыми входами 148-2, 150-2 узлов 127 и 130, первыми входами 155-1, 156-1, 157-1 сумматоров 132, 134 и 135 соответственно, вторым входом 158-2 сумматора 136, вторым входом

162-2 узла 142, третьими входами 163-3, 164-3 узлов 143 и 144 базового узла 126-1 и с третьим входом 148-3 узла 127, вторым входом 149-2 узла 128, вторыми входами

155-2, 156-2, 157-2 сумматоров 132, 134, 135 соответственно, первым входом 158-1 сумматора 136, входом узла 140, первым входом 162-1 узла 142, вторыми входами 163-2, 164-2 узлов 143 и 144, третьим входом 153-3 коммутатора 133 базового узла 126-2.

Третий информационный вход 100-5 входного сумматора 20 порядков подключен к третьему входу 150-3 узла 130, первому входу 152-1 узла 131, вторым входам

159-2, 150-2, 161-2 сумматоров 137, 138, 139 соответственно, первому входу 165-1 узла

145, второму входу 166-2 узла 146, третьему входу 167-3 узла 147 базового узла 126-1.

1837281

14 вх уэл

10 до

1,1 со

Четвертый информационный вход100-6 ного сумматора 20 порядков в базовом

126-2 подключен к аналогичному входу

5 в базовом узле 126-1.

Выходузла 140соединен со вторым вхо152 "2 узла 131, с первыми входами 1590-1, 161-1, 166-1 узлов 137, 138, 139, 146 ветственно, со вторыми входами 165-2,2 узлов 146, 147.

Выход узла 128 соединен с первым вхо- 10 до

16 чет ни кв с вх

13 му не чет

Вы вхо тор и1 ве вхо тор ко кл узл вхо

14 чет мы

7,1 баэ ко ди вы ря баэ ко ди вы ря явл

101 ход чет вхо узл зов пят го

153-1 коммутатора 133 и вторым входом

2 узла 141. Выход узла 130 соединен с ертым входом 149-4 узла 128 управле, пятый вход 149-5 которого подключен ходу узла 129. Выход узла 131 соединен стым входом 149-6 узла 128 и первым ом 168-1 узла 141. Выход сумматора соединен со вторым входом 153-2 комтора 133. Выход сумматора 134 соедисо вторым входом 151-2 узла 129 и ертым входом 153-4 коммутатора 133. од сумматора 135 подключен к пятому у 153-5 коммутатора 133. B ыход сумма136 соединен с первыми входами 151-1

4-1 узла 129 и узла 144, Выход сумматора 137 подключен к четому входу 152-4 узла 131 и шестому у 153-6 коммутатора 133. Выход сумма138 соединен с седьмым входом 153-7 мутатора 133. Выход сумматора 139 подчен к третьим входам 152-3 и 166-3 в 131 и 146 соответственно и первому у 167-1 узла 147.

Выходы узлов 142, 143, 144, 145, l46, соединены соответственно с третьим, ертым, пятым, шестым, седьмым, восьвходами 168-3,.168-4, 168-5, 168-6, 1688-8 узла 141.

Первый выход 154-1 коммутатора 133 вого узла 126-1 и второй выход t54-2 мутатора 133 базового узла 126-2 объеены и является первым управляющим одом 100-1 входного сумматора 20 поков.

Второй выход 154-2 коммутатора 133 ваго узла 126-1 и первый выход 154-1 мутатора t33 базового узла 126-2 объены и являются вторым управляющим дом 101-2 входного сумматора 20 поов. Выход узла 127 базового узла 126-2 ется третьим управляющим выходом

3 входного сумматора 20 порядков. Выузла 127 базового узла 126-1 является ертым управляющим выходом 101-4 ного сумматора 20 порядков.

Первый выход 169-1 узла 141 базового

126 и второй выход 169-2 узла 141 баго узла 126-2 объединены и являются м управляющим выходом 101-5 входномматора 20 порядков.

Второй выход 169-2 узла 141 базового узла 126-1 и первый выход 169-1 узла 141 базового узла 126-2 объединены и являются шестым управляющим выходом 101-6 входного сумматора 20 порядков.

Узел 127 формирования сигнала обращения числа, первый узел 129 формирования циклического переноса и второй узел

131 формирования циклического переноса могут быть выполнены как аналогичные устройства в прототипе.

Узел 128 управления, узел 130 формирования сигнала разрешения сдвига числа, сумматоры 132, 134, 135, 136, 137, 138, 139, первый и второй коммутаторы 133 и 141, узлы 140, 142, 143, 144, 145, 146, 147 могут быть выполнены на элементной базе серии

ИЗООБ, логические функции которых описаны ниже при работе входного сумматора

20 порядков.

Входной сумматор 20 порядков работает следующим образом.

На вход 100-1 поступает код операции.

На вход 100-2 поступают типы чисел:

ВЕЩЛ вЂ” левое число вещественное;

ВЕЩП вЂ” правое число вещественное;

ЦЕЛП вЂ” правое число целое;

Ф32П вЂ” правое число формата 32.

На вход 100-3 поступает вещественный порядок левого числа 8А — 1А, где 1А — младший разряд, и знак порядка знА, На вход 100-4 поступает вещественный порядок правого числа 8 — 1В, где 1В— младший разряд, и знак порядка знВ.

На вход 100-5 поступает ПЦП вЂ” порядок правого целого числа, состоящий иэ 5 порядков: 5ПЦП, 4ПЦП, 3ПЦП, 2ПЦП, ХПЦП, где ХПЦП вЂ” младший разряд.

На вход 100-6 поступает ПЦЛ вЂ” 5 разрядный порядок левого целого числа, где

1 П ЦЛ вЂ” мл адш и и раз ряд.

В узле 127 вычисляется сигнал обращения числа на основе знаков обоих входных операндов и кода операции: сложение или вычитание.

В узле 128 формируются сигналы коммутации для коммутатора 133 и узла 144:

ВВРС = ВЕЩЛ х ВЕЩП х РСД (1)

1КСП = ВВРС х ЗНА х ЗНВ (2)

2КСП = ВВРС х ЗНА х ЗНВ (3)

ЗКСП = ВВРС х ЗНА х ЗНВ (4)

4КСП = ВЕЩЛ х ЦЕЛП х ЗНАх РСД (5)

1 КСЛ = ВЕЩЛ х ЦЕЛП х ЗНА х РСД (6)

РАЗРП = 2КСП х ЦПВ+ 1КСП+

+ ЗКСП х ЦПВ+4КСП х ЦПЦ (7)

РАЗ РЛ = 1КСЛ х ЦПЦ+ 4КСП х ЦПЦ, (8) где РСД вЂ” сигнал разрешения сдвига, формируемый в узле 130 (вход 149-4);

1837281

16 (12) (13) (14) (15) ЦП — циклический перенос в случае двух вещественных чисел, формируемый в узле 129 (вход 149-.5);

ВЕЩЛ, ВЕЩП, ЦЕЛП (вход 149-3);

3 HA.(вход — 149-2);

3H8 (вход — 149-1);

1 КСП вЂ” 4КСП вЂ” сигналы коммутации правого числа;

1.КСЛ вЂ” сигнал коммутации левого числа;

РАЗРП вЂ” разрешение сдвига правого числа;.

РАЗ РЛ вЂ” разрешение сдвига левого числа.

Сигналы управления коммутатором формируются все одновременно, так как сумматор порядков работает в конвейерном режиме, Сигналы управления 1 КСП, 2 КСП, 3

КСП, 4 КСП, РАЗР. П необходимы для формирования сигналов сдвига правого числа, а 1.КСЛ, РАЗР Л вЂ” левого числа.

Необходимость нескольких сигналов: 1

КСП, 2 КСП, 3 КСП, 4 КСП обусловлена различными ситуациями, реализуемыми сумматорами, функции и смысл которых указаны

1 ниже.

В узле 130 формируется сигнал разрешения сдвига числа (РСД). Если РСД = О, то число при выравнивании порядков не сдвигается.

РСД = РСДЦ х РСДФ32 (9)

При анализе.целого числа формируется:

РСДЦ = ПЦП х ЦЕЛП (10)

При анализе вещественного числа формата 32 для случая, когда порядок минимальный .

РСДФ32 = ПЦП х Ф32П х х ИЕЩП х 58, (11) где сигналы поступают:

ПЦП по входу 150-3;

ФЭ2П, ВЕЩП, ЦЕЛП по входу 150-1;

58 по входу 150-2.

Обозначим: Н вЂ”. полусумма; G — перенос; Р— условия переноса через разряды.

Цифра перед обозначением H, G, Р указывает, какая пара разрядов участвует в формировании операции, первая цифра после буквенного обозначения указывает количество разрядов, участвующих в формировании операции, вторая цифра — номер сумматора.

Сумматор 132 складывает четыре младших разряда модулей порядков вещественных входных левых (А) и правых (В) чисел:

1С21 =-2А х 28+(2А+ 28) х х 1Ах18

3Н1 =ЗА Р ЭВ

1$11А Ю 18

2S1=2A Ж 28 Ф 1Ах18 (19) (21) (23) (25) Энг = 3A9 388 (27)

1622 2А х 28 (2А+ 28) х 1А х 18 (28}.

50 1$2= 1,А ю 18 (29)

2S2=2A я 28 а> 1ГАх 18 (30)

3$2 ÇH2 + 1622 (31)

4$2 СЗЙ2х1622) @ 4А е

9 48 9 ЗАхТВ, (32)

55 где разряды порядка А поступают по входу

156-2, разряды порядка  — no входу 156-1.

Сумматор 135 вычитает четыре младших разряда модулей порядков вещественных входных чисел А и В при условии, что циклический перенос равен 1, т.е. к младше

3S1 = 3H1 У 1621 (16)

4S1=(ЗН1х1621) Ю 4А Ф

Q+ 48 0 ЗАх 38, (17} где разряды порядка А поступают по входу

5 155-1; разряды порядка В поступают по входу

155-2.

В коммутаторе 133 формируются сигналы сдвига 8СДЛ, 4СДЛ, 2СДЛ, 1СДЛ (выход

10 154 — 1) для сдвига левого числа и 8СДП, 4СДП, 2СДП, 1СДП (выход 154-2) для сдвига правого числа.

СТР-1 КСП х2КСП хЗКСП (18)

- 1СДП = РАЗР х (1ЯЗ х 2КСП +

15 + 1$2 х 1КСП + 1$3 х ЗКСП +

+ 1S6 х CTP)

2СДП = РАЗРП х (2$2 х 2КСП +

+2S1 х 1КСП+ 2SÇ х ЗКСП+

+ 2$5х СТР) (20)

20 4СДП = РАЗП х (ÇS2 х 2КСП +

+3S1 х 1КСП + ÇSÇ х ЗКСП +

+ 3S5 x CTP}

8СДП = РАЗП х (4$2+ 2КСП +

+ 4$1 х 1КСП + 4$3x ЗКСП +

25 +4$5 х СТР) (22)

1СДЛ =:РАЗЛ х (1S5 х ЗНА+

+ 1S6x ЗНА)

2СДЛ = РАЗЛ х (2S5 х ЗНА+

+ 2$6 х ЗНА) (24)

30 4СДЛ = РАЗЛ х (ÇS5 х 3 НА+

+ 3S6х ЗНА)

8СДЛ = РАЗЛ х (4S5 х ЗНА+

+ 4$6х 3HA), (26) где разряды суммы 1$1, 2$1, ÇS1, 4S1 посту35 пают по входу 153-2, разряды суммы 1S2, 2$2, ÇS2, 4S2 — по входу 153 — 4, разряды суммы 1ЯЗ, 2SÇ, ÇSÇ, 4SÇ вЂ” по входу 153 — 5, разряды суммы 1$5, 2S5, ÇS5, 4S5 — по входу

153 — 6, разряды суммы 1$6, 2$6, ÇS6, 4$6—

40 по входу 153-7, ЗНА поступает по входу

153 — 2, 1КСП, 2КСП, ЗКСП, РАЗРП, РАЗЛ по входу 153-1, Сумматор 134 вычитает четыре младших разряда модулей порядков веществен45 ных входных чисел А и В, при условии, что циклический перенос равен нулю:

1837281 м разряду суммы прибавляется единица ц клическогощреноса

1Р13 = 1А х 1В (33)

2613 = 2А 2В (34)

ЗСН =2А ю 2В (35)

1P23 = (1А+ 1В) х (2А+ 2В) (36)

1623 = 2G13 + 1P23 .. (37)

1S3=1A Ю 1В (38)

2S3 = 1P13&2H3 . (39)

ЗЯЗ -2613® (1Р13 х 2H3) & 3H2 (40)

4S3 =(ЗН2 х 1623) Ю 4S2A, (41)

r е разряды порядка А поступают по входу

1 7 — 2, разряды порядка  — по входу 157 — 1.

Сумматор 136 вычитает четыре с арших р эряда модулей порядков, вещественных в одных чисел А и В для определения того, ч о разность порядков больша или равна 15

3G24 = 6А х 6В + (6А + 6В) х 5А х 5В (42)

7Н4=7А Ю 7В (43)

BS4A = BА S 8B CB (7А х 7В) (44)

5S4= 5А B 5В (45)

6S5= 6А ® 68 S (5Ax 5В) (46)

7S4 = 7Н4 Ж 3624 (47)

BS4 = (7Н4 х 3624) Ж BS4A, (48) г е разряды порядка А поступают по входу

1 8 — 1, разряды порядка  — по входу 158 — 2.

Сумматор 137 складывает или вычитает ч тыре младших разряда модулей порядков в одных чисел вещественного А и целого В и и условии, что циклический перенос рав н нулю.

3H5 = ЗАЦ Ю ЗПЦП (49)

1G25 = 2АЦ х.2ПЦП + (2АЦ+

+ 2ПЦП) х 1АЦ х 1ПЦП {50)

4S5C =4АЦЮ 4ПЦПЮ {ЗАЦ х ЗЦПЦ) (51)

1S5 = 1АЦ 6 1ПЦП (52)

2S5 = 2АЦУ2ЦПЦЮ (1АЦ х 1ПЦП) (53)

3S5 = 1625 Ж 3Н5 (54)

4S5 = (3H5 х 1635) Ю 4$5С, г е разряды АЦ поступают по входу 159 — 1, р зряды ПЦП вЂ” по входу 159-2.

Сумматор 138 вычитает четыре младих разряда модулей порядков входных чис л вещественного А и целого В при у ловии, что циклический перенос равен 1, т е. к младшему разряду суммы прибавляетс единица циклического переноса:

1Р16 = 1АЦ + 1ПЦП (56)

2616=2АЦх2ПЦП . (57)

2Н6=2АЦ Ю 2ПЦП (58)

1Р26 = (1АЦ + 1ПЦП) х (2АЦ +

+ 2ПЦП) (59)

I 626 = 2G16 + 1Р26 (60)

1S6 = 1АЦ ю 1ПЦП. (61)

2$6=1Р16 6 2Н6 (62)

356-2616 Ю (1Р16х2Н6) & ЗН5 (63)

4S6 =(3H5 х 1G26) Ф 4S5C, (64)

r е разряды АЦ поступают по входу 160-1 зряды ПЦП вЂ” по входу 160-2.

Сумматор 139 вычитает четыре старших разряда модуля порядка вещественного входного числа А из старшего разряда порядка целого входного числа В.

5 557= 5АЦ У 5ПЦП (65)

637=(5АЦх5ПЦП) У 6АЦ (66)

3627 = 6АЦ х 5ЦА х 5ПЦП (67)

7$7 = 7АЦ У 3627 (68)

8S7-(7АЦх 3627) Ю BАЦ, (69) где разряды АЦ поступают по входу 161-1, разряды ПЦП вЂ” по входу 161 — 2.

Узел 140 обращае порядок входного левого числа А!АЦ = ЗНА 9 lA, где I = 1-8. (70)

15 В коммутаторе 141 формируются сигналы БР15Л (выход 169 — 1) для левого числа и

6 Р15П (выход 169 — 2) для правого числа, коммутаций резуль.гатов, формируемых в узлах

142-147, посредством сигналов, формируе20 мых в узле 128, выдвигающие число за разрядную сетку, если разность порядков больше или равна 15.

БР15П = РАЗП х (2БР15 х 2КСП +

+1БР15 х 1КСП + ЗБР15 + ЗКСП +

25 + 5БР15 х СТР) (71)

БР15Л = 4БР15 х 1КСП +

+ 6БР15 х ЦПЦ х 4КСП +

+ ЦПЦ х 1КСЛ, (72) где CTP формируется по формуле (18);

30 РАЗП вЂ” по формуле (7), ЦПЦ поступает по входу 168-1, РАЗП, 1КСП, 2КСП, ЗКСП, 4КСП, 1КСП— по входу 168 — 2, 1БР15 — по входу 168 — 3, 35 2БР15 — по входу 168 — 4, ЗБР15 — по входу 168 — 5, 4БР15 — по входу f68 — 6, 5БР15 — по входу 168-7, 6БР15 — по входу 168-8.

Узел 142 формирует сигнал БР15, указывающий, что разность порядков больше или равна 15 при сложении модулей порядков вещественных входных чисел А и В.

2Р21 = (ÇA+ ЗВ) х (4A+ 4В) (73)

45 58АВ = 5A+ 6A+ 7A+ BA+ 5В +

+ 6В+7В+85 (74)

2G21 = 4А х 48 (4А+ 4В) х ÇA х ЗВ (75)

1БР15 =58АВ+2621+2Р21х 1621, (76) где 1С21 формируется как в формуле (12).

Разряды порядка А поступают по входу

162-1, разряды порядка  — по входу 162-2.

Узел 143 формирует сигнал БР15 при . вычитании модулей порядков веществен55 ных входных чисел А и В при условии, что циклический перенос равен нулю.

2622 = 4А х 4В (4А+ 4В) х ÇA х ЗВ (77)

2Р22 =(4A+ 48) х (ÇA+ ЗВ) (78)

1642 = 2622 + 2Р22 х 1622 (79) 1837281

2БР15 = 554 х 1624+ 654+

+ 7S4+ 8.54, (80) где 1G22 формируется как в формуле (29).

Разряды порядка А поступают по входу

163-2, разряды порядка  — по входу 163-3, разряды суммы $4 — по входу 163-1.

Узел 144 формирует сигнал БР15 при вычитании модулей порядков вещественных входных чисел A и В при условии, что циклический перенос равен единице;

1643 = 1G23 х 2P22 + 2622 (81), ЗБР15 = (5S4+ 634+ 734

+ 834) х 1G43+ 534 634-.к7$4 х х 8S4 х 1643,: (82) где 1623 формируется как в формуле (37), . 2622 — как в формуле (77), 2Р22 - как в формуле (78)..

Разряды порядка А поступают по входу

164-2, разряды порядка  — по входу 164-3, разряды суммы 4 поступают по входу

164-1.

Узел 145.формирует сигнал БР15 при сложении модулей порядков входного вещественного числа А и входного целого числа В.

58АЦ 5АЦ+ 6АЦ+ 7АЦ+ 8АЦ+

+ 5ПЦП (83)

2П2 (4АЦ+ 4ПЦП) х (ЗАЦ+ ЗЦПЦ) (84)

2G25 (4АЦх4ПЦП+4АЦ+4ПЦП) х х ЗАЦ х ЗПЦП (85)

4БР15 = 2Р2 х 1G25+ 2G25+ 58АЦ, (86} где 1625 формируется как в формуле (50).

Разряды АЦ поступают по входу 165-2, разряды ПЦП вЂ” по входу 165-1

Узел 146 формирует.сигнал БР15 при вычитании модуля порядка. входного вещественного.числа А из целого числа В при условии, что циклический перенос равен нуhQ

1645 2625 + 1625 х 2Р2 (87)

5БР15 5S7+ 1645+ 637+

+:7$7+ 8S7, (88) где 2С25 вычисляется по формуле (85), 1625 вычисляется по формуле (50), 2Р2 вычисляется по формуле (84), Разряды АЦ поступают по входу 166-1, разряды ПЦ вЂ” по входу 166-2, разряды суммы 7 — по входу 166-3.

Узел 147 формирует сигнал БР15 при вычитании модуля порядка входного вещественного числа А из целого числа В при . условии, что циклический перенос равен единице, 1G46 2625+2Р2х 1626 (89)

6БР15 = j5S7+ 657+ 737+

+8S7} õ 1646 + 5S7 х 5S7 х 6$7 х х 7S7 х 8S7 х 1646, (90) где 2625 формируется как в формуле (85), 2Р2 — как в формуле (84), 1С26 — как в формуле (60).

Разряды. АЦ поступают по входу 167 — 2, разряды ПЦП вЂ” по входу 167-3, 5 разряды суммы 7 — по входу 167-1.

Входной сумматор 20 порядков состоит из двух базовых узлов 126 — 1 и 1.26 — 2, только в один узел 126-1 по входу 100 — 5 подается

ПЦП, а в другой узел 126 — 2 по входу 100-6

10 (аналогично расположенному в базовом уз. ле) подается ПЦЛ.

Выходы 101-1 БР15Л, 101-2 БР15П, 101-5 СДЛ, 101-6 СДП соответственно двух базовых узлов соединены в инверсной фазе

15 проводным "и", как показано на фиг.2.

Входной сумматор порядков 20 предназначен для вычисления модуля разности порядков и формирования кода сдвига числа из полученной разности в случае, когда

20 хотя бы один из входных операндов — вещественный.

Входной сумматор 20 порядков формирует коды сдвига входных операндов для выравнивания порядков перед сложением

25 мантисс входных операндов.

В базовых узлах 126 — 1, 126 — 2 коды сдвига правого числа 8СДП, 4СДП, 2СДП, 1СДП и коды сдвига левого числа 8СДЛ, 4СДЛ, 2СДЛ, 1СДЛ формируются непос30 редственно из модуля разности порядков, при условии. когда два входных числа вещественных, либо одно из чисел целое, При атом в узле 126 — 1 по входу 100-5 подается целое правое число, а в узел 126-2 по входу

35 100-6- целое левое число.

Узел 128 управления управляет коммутатором 133 сдвигов чисел и коммутатором

141 сигналов(БР15), означающими, что разность порядков больше или равна 15 (может

40 быть использован для расширения функциональных возможностей), Коммутатор 133 формирует сигналы сдвигов левого. и правого чисел roììóòàций сумм сумматоров 132, 134, 1350 137, 45 138 посредством сигналов, формируемых в узле 128.

Коммутатор 141 формирует сигналы (БР15) дпя левого и правого чисел коммутаций результатов, формируемых в узлах 14250 147, посредством сигналов, формируемых в узле 128, Для органиэации работ узла устройства сложения необходимо дешифрировать код операций и теги входных операндов, 55 Код операции поступает со входной шины 7,5-через первый входной регистр 13 на дешифратор 12. Результатом дешифрации являются сигналы ОПЕРЦ (выход 92 — 1) и

ОПEPЦ(выход92-2), сигнал ВЫДМЛ (выход

92 — 4) и группа вспомогательных управляю22

21

1837281! р их сигналов (выход 92 — 3), Сигнал ОПЕРЦ арактеризует длину конвейера устройства ложения: если ОПЕРЦ = 1 (ОПЕРЦ =- О)— оманда выполняется за два такта, если

ПЕРЦ=О(ОПЕРЦ=1), конвейер — четырехактный. Сигнал ВЫДМЛ разрешает выать с коммутатора 32 результата езультат сложения по алгоритму выдачи ладшего. Остальные управляющие сигнаы, объединенные выходом 92 — 3, необхоимы для работы конкретных узлов устройств сложения.

Теги входных операндов (тег левого чис. ла по входной шине 76 и тег правого числа) по входной шине 77 через входной регистр

14 (входы соответственно 93 — 1 и 93 — 2) приходят на дешифратор 16 тегов. Результатом дешифрации являются тег результата, который с выхода 96 — 2, в зависимости от длины конвейера, идет с промежуточного регистра

4, либо через задержку на промежуточных регистрах 5, 6 либо минуя ее на коммутатор

2 тега результата и оттуда в память 1, а также сигналы управления, снимаемые с выходов 96 — 1 и 96 — 3.

В случае, когда один иэ двух операндов вещественный, для выражения порядков ! перед операцией сложения мантисс порядки чисел из входных шин 80 (левое число) и

81 (правое число), а также разряды поряд-! ков, размещенные в тегах (входные шины 76, 77), через третий и четвертый входные регистры 16, 18 поступают в сумматор 20 порядков.

Если числа целые, то для определения ,1 их порядков по входным шинам 78 и 79 на

1 вход формирователей 22 и 49 идут сборки нулей левого и правого входных операндов. Далее порядки целого идут соответственно на формирователи 23 и 50, которые через шестой и второй дополнительный входные, регистры 21 и 54 в качестве управления под аются на вход 115 — 1 нормализатора 47 це, лого левого числа и на вход 116-1, нормализатора 48 целого правого числа.

Порядки целого через пятый и первый

, дополнительный регистры 19 и 53 поступа ют на входы 100 — 5 и 100-6 сумматора 20 ! порядков, на входы 101 — 1 и 100-2 которого поступают результаты, дешифрации кодов

: операций и тегов входных операндов с вы, ходов 92 — 3 и 96-1 дешифраторов 12 и 15

, соответственно.

Коды сдвигов соответственно левого и правого чисел с выходов 101-1, 101 — 2 и сиг.: налы обращения левого и правого чисел с

1 выходов 101-3, 101-4 сумматора 20 поряд1 ков поступают на управляющие входы 113—

1, 114-1 и 113-2, 114-2 сдвигателей 45 и 46.

Кроме того, через первый и второй выход25

45. ступает на вход 103-3 памяти 25. Кроме того, 55

20 ные регистры 10 и 11 коды сдвигов чисел (вых. 101 — 1, 101 — 2) подаются на входы 111—

1, 111 — 2 сдвигателя 39 младших. Сами числа по входным шинам 80 и 81 через седьмой и восьмой входные регистры

51 и 52 поступают в нормализаторы 47 и 48 целого, где целое число преобразуется в вещественное, а вещественное проходит беэ изменений. Далее результаты поступают в сдвигатели 45 и 46, чтобы при необходимости выровнять порядки.

Одно из них сдвигается по коду сдвига, а другое обращается в зависимости от знаков чисел и кода операций, Затем результаты сдвигов через первый и второй входные регистры 42 и 43 сумматора мантисс передаются в сумматор 38 мантисс, а результаты нормализации целого через первый и второй входные регистры 41 и 44 младших поступают в коммутатор 40 младших .

Результат сложения двух чисел из сум- матора 38 м-нтисс с выхода 110-3 через дополнительный выходной регистр 36 поступает на узел 34 обращения суммы, управляемый сигналом обращения суммы, выходящим из сумматора 38 мантисс с выхода 110-1 и приходящим в узел 34 на вход

108-1 через регистр 35. Результат обращения суммы поступает на ходы 107-2, 107-3 коммутатора 32, где выбирается результат в зависимости от того, какая операция — выдача младшего или нет, что определяется сигналами управления 96-3 и 92-4 с выходов дешифраторов 12 и 15, Результат с коммутатора 32 через десятый промежуточный регистр 30 подается на вход 105-3 нормалиэатора 27 результата, который управляется (вход 105-4) сигналами сдвига, получаемыми в формирователе 33 кода сдвигов для нормализатора результата и задерживаемые на восьмом промежуточном регистре 29.

Из нормализатора 27 результата он пов памяти 25 подается на вход 103-2 результат отношений из формирователя 26 результата операций отношений, где результат отношений формируется на основе переполнений, поступающих с выхода 110-2 сумматора 38 мантисс, с выхода 122-4 сумматора 67 мантисс целого, а также сигналов управления с выходов 92-3, 96-1 дешифраторов 12, 15 на входы 104-3, 104-4, 104-1, 104-2 формирователя 26 соответствен но.

Порядок результата формируется в выходном сумматоре 3 порядков и с выхода

91-1 те разряды порядка, которые размещены в теге результата, идут в память 1, а

1837281

10

25

35

50 остальные разряды порядка с выхода 91-2 в память 25, где хранится результат.

Выходной сумматор 3 порядков работает на принципе вычитания из порядка большего, т.е. большего из двух входных 5 порядков, порядка коррекции.

Порядок большего формируется в коммутаторе 17 порядка большего из двух порядков вещественного и двух порядков целого и проходит через три промежуточных регистра 7, 8,.9.

Порядок коррекции формируется в формирователе 31 порядка коррекции из сдвигов формирователя 33 кода сдвига и через седьмой промежуточный регистр 28 прохо- 15 дит в выходной сумматор 3 порядков, Управляют вычитанием сигналы управления с выходов 92-3 и 96-1 дешифраторов

12, 15.

Кроме того, в устройстве сложения формируется номер прерывания (выходная шина 86) на основе сходных сигналов. сигналы управления с выходов 92-3, 96-1 дешифраторов 12, 15, сигнал переполнения целого с выхода 122-4 сумматора 67 мантисс, Сложение двух целых происходит следующим. образом.

По входным шинам 80 и 81 в устройство поступают операнды, которые принимаются в третий и пятый входные регистры 69 и

70. Левый операнд поступает на вход 121-1 сумматора 67, а правый проходит через узел

68 обращения, где.в случае необходимости

"обращается", а затем поступает на вход

121-2 сумматора 67. С сумматора 67 с выхода 122-1 сумма поступает. в регистр 64, а сигналы обращения суммы целых (вых, 1222) и переполнения целых (вых. 122-3) поступают в регистры 65 и 66. После первого выходного регистра 64 сумма попадает в узел 63 обращения на вход 120-1, где в случае необходимости происходит обращение суммы, В случае целочисленной операции (время |."b выполнения два такта) после узла 63 45 обращения сумма попадает на вход 117-2 коммутатора 55, а затем в память 25 для хранения результата на вход 103-4, выходную шину 87, В случае универсальной команды (время ее выполнения 4 такта) сумма после узла

63 обращения поступает в нормализатор 62 результата целых чисел на вход 119-1, где в случае переполнения (вход 119-2) происходит преобразование целого результата в ве- 5 щественный того же формата. После этого сумма поступает на второй и третий дополнительные промежуточные регистры 57 и

58, где задерживается на 2 такта, Затем сумма поступает на вход 117-4 коммутатора

55, далее как в случае целочисленных команд, По шине 82 в формирователь 73 адреса считывания на вход 123-1 поступае текущий индекс команды считывания, по шине

83 на вход 122-2 поступает смещение текущего индекса команды считывания (ТИКСч).

Полученный адрес считывания задерживается в пятом дополнительном регистре 71 и поступает в память 25 для хранения результата на вход 103-5 и в память 1 для хранения тега результата на вход 88-3. В памяти 25 считывается содержимое ячейки, определяемое адресом считывания, выдается в шину

83 разрядов результатов

По шине 84 в формирователь 84 адреса записи на вход 125-1 поступает текущий индекс команды записи, на вход 125-2 поступает сигнал ОПЕРЦ с выхода 92-1 дешифратора 12, "говорящий" какова длител ьность команды, Получен н ый адрес записи поступает в шестой дополнительный входной регистр 72. В случае целочисленной команды этот адрес поступает на вход

118-3 коммутатора 56, а затем на вход 103-6 памяти 25 для хранения результата и вход

88-4 памяти 1. В случае универсальной команды адрес записи задерживается на пятом и шестом дополнительных регистрах 60 и 61, а затем поступает на вход 118-2 коммутатора 56

В памятях 25 и 1 происходит запись результата и тега результата в ячейку, определяемую адресом записи. Таким образом, введение узла обращения целого правого числа, сумматора мантисс целого числа, узла обращения суммы целого числа, нормализатора результатов целых чисел, коммутатора результата целого числа, формирователя порядка целого правого числа, сдвигателя правого числа, сдвигателя младших, узла обращения суммы, регистров в укаэанной выше связи позволило осуществлять одновременное вычисление вещсственных и целых чисел. Это привело к повышению быстродействия устройства.

Формула изобретения

Устройство для сложения, содержащее память для хранения тега результата, коммутатор тега результата, выходной сумматор порядков, дешифратор кода операций, дешифратор тегов, коммутатор порядка большего, входной сумматор порядка, формирователь порядка целого левого числа, формирователь сдвигов целого левого числа, формирователь номера прерываний, формирователь результата операций отношения, нормализатор результата, формирователь порядка коррекции, формирователь кода сдвига для нормализатора результата, 1837281

26 зел обращения суммы, сумматор мантисс, двигатель левого числа, нормализатор цеого левого числа, восемь входных регистов, первый и второй входные регистры умматора мантисс, девять промежуточных егистров, первый выходной регистр суммаора мантисс, входную шину кода операций, ходные шины тега левого и правого чисел, ходные шины разоядов левого и правого исел, входную шину сборок нулей левого исла, входную шину сборок нулей правого исла, выходную шину тега результата, выодную шину номера. прерываний, выходую шину разрядов результатов, входная нина кода операций через первый входной егистр соединена с входом дешифратора кода операций, первый и второй управляю ие выходы которого подключены соответтвенно к первому и второму управляющим ходам коммутатора тега операций, выход оторого соединен с первым информационым входом памяти для хранения тега реультата, третий управляющий выход ешифратора кода операций. подключен к ервым управляющим входам входного умматора порядков, выходного сумматоа порядков, формирователя номера преываний, формирователя результата пераций отношения, нормализатора реультата, формирователя порядка коррекии, входные шины тега левого и правого исел соединены соответственно с первым

l вторым информационными входами входого регистра, первый и второй информацинные выходы которого подключены к оответствующим входам дешифратора теов, первый управляющий выход которого соединен с вторыми управляющими входаии входного сумматора порядков, выходного сумматора порядков, формирователя номера прерываний, формирователя реультата операций отношения, нормализаора результатов, формирователя порядка коррекции, второй управляющий выход де шифратора тегов через первый промежуточн ый регистр подкл ючен к пер.вому информационному входу коммутатора тега результата и входу второго промежуточного регистра, выход которого через третий промежуточный регистр соединен с вторым информационным входом коммутатора тега результата, входные шины тега левого числа и разрядов левого числа подключены соот ветственно K первому и второму информа ционным входам третьего входного регистра, выход которого соединен с пер;вым информационным входом коммутатора, порядка большего и первым информацион ным входом входного сумматора порядка, второй информационный вход которого и

35

40 целого левого числа, к первому информаци50

20 второй информационный вход коммутатора порядка большего соединены с выходом четвертого входного регистра, первый и второй информационные входы которого подключены соответственно к входной шине тега первого числа и входной шине разрядов первого числа, которая соединена также с входом восьмого входного регистра, входная шина сборок нулей левого числа соединена с входом формирователя порядков целого числа, выход которого соединен с входом формирователя сдвигов целого левого числа и выходом пятого входного регистра, который соединен с третьими информационными входами входного сумматора порядков и коммутатора порядка большего, выход которого через последовательно соединенные четвертый, пятый и шестой промежуточные регистры подключен к первому информационному входу выходного сумматора порядка, второй информационный вход которого соединен через седьмой промежуточный ре истр с выходом формирователя порядка коррекции, информационный вход которого и вход восьмого промежуточного регистра подключены к выходу формирователя кода сдвига для нормализации результата, выходы седьмого и восьмого промежуточных регистров соединены соответственно с первым и вторым информационными входами нормализатора результата, информационный выход выходного сумматора порядка соединен с вторым информационным входом памяти для хранения тега результата, выход которой подключен к выходной шине тега результата, входная шина разрядов левого числа через седьмой входной регистр соединена с информационным входом нормализатора онному входу которого подключен выход шестого входного регистра, первый управляющий вход сдвигателя левого числа соединен с первым управляющим выходом входного сумматора, вы"од сдвигателя левого числа через первый входной регистр сумматора мантисс соединен с первым информационным входом сумматора мантисс, второй информационный вход которого подключен к выходу второго входного регистра сумматора мантисс, управляющий выход сумматора мантисс через выходной регистр сумматора мантисс соединен с управляющим входом узла обращения суммы, первый информационный выход сумматора мантисс соединен с первым информационным входом формирователя результата операций отношения, выход формирователя номера прерываний соединен с выходной шиной номера прерываний, о т л и ч а ю27

i 837281

5

25

35

45

55 щ e e с я тем, что, с целью повышения быстродействия, оно содержит память для

- хранен ля результата, коммутатор нормализатора результата, сдвигатель младших, коммутатор младших, сдвигатель первого числа, нормалиэатор целого правого числа, формирователь порядка целого правого числа, формирователь сдвигов целого правого числа, коммутатора результата целого числа, коммутатор текущего индекса, нормализатор результата целых чисел, узел обращения суммы целого числа, сумматор мантисс целого числа, узел обращения целого правого числа,формирователь считывания, формирователь записи, с первого по шестой дополнительные входные регистры, первый и второй входные регистры младших, с первого по шестой дополнительные промежуточные регистры, первый и второй выходные регистры входного сумматора порядка, дополнительный выходной регистр сумматора порядка, с первого по третий выходные регистры сумматора мантисс целого числа, входная шина текущего индекса команды считывания, входная шина смещения текущего индекса команды считывания, входная шина текущего индекса команды для записи, причем входная шина сборок нулей первого числа подключена к входуформирователя порядков целого правого числа, выход которого соединен с входом формирователя сдвигов целого правого числа и входом первого дополнительного входного регистра, который подключен к четвертым информационным входам коммутатора большего порядка и входного сумматора порядка, первый управляющий выход которого через первый выходной регистр сумматора порядка соедлиеи с первым управляющим Входом сдвигателя младших, к второму управляющему входу которого подключен через второй выходной регистр сумматора порядка второй . управляющий выход входного сумматора порядка, который соединен также с первым управляющим входом сдвигателя правого числа, второй управляющий вход которого соединен с третьим управляющим выходом входного сумматора порядка, четвертый управляющий выход которого подключен к второму управляющему входу сдвигателя левого числа, информационный вход которого соедичен с выходом нормализатора целого левого числа, который через первый входной регистр младших подключен к первому информационному входу коммутатора младших, к второму информационному входу которого через второй входной регистр младших подключен выход нормалиэатора .целого правого числа, который Соединен с информационным входом сдвигателя правого числа, выход которого подключен к входу второго входного регистра сумматора мантисс, первый информационный вход нормалиэатора целого правого числа соединен через второй дополнительный входной регистр с выходом формирователя сдвига целого правого числа, а второй информационный вход — с выходом восьмого входного регистра, второй информационный выход сумматора мантисс через дополнительный выходной регистр сумматора мантисс подключен к входам формирователя кода сдвига для нормализатора результата и узла обращения суммы, выход узла обращения суммы, выход которого соединен с первым информационным входом коммутатора нормализатора результата, первый и второй управляющий входы которого подключены соответственно к третьему управляющему выходу дешифратора тегов и четвертому входу дешифратора кода операций, второй информационный вход коммутатора нормализатора результатов через первый дополнительный промежуточный регистр соединен с выходом сдвигателя младших, вход которого подключен к выходу коммутатора младших; выход коммутатора нормализатора результата соединен с входом девятого промежуточного регистра, первый и второй управляющие выходы дешифратора кода операций подключены соответственно к первым и третьим управляющим входам коммутатора результатов целого числа и коммутатора текущего индекса целого, входная шина разрядов левого числа через третий дополнительный входной регистр соединена с первым информационным входом сумматора мантисс целого, входная шина разрядов правого числа через четвертый дополнительный входной регистр соединена с входом узла обращения целого правого числа, выход которого подкглочен к второму информационному входу сумматора мантисс целого числа, первый информационный и управляющий выходы которого соединены соответственно через первый и второй выходные регистры сумматора мантисс целого числа с информационным и управляющим входами узла обращения суммы, выход которого подключен к первому информационному входу коммутатора целого числа и к информационному входу нормализатора результата це- лых чисел, управляющий вход которого через третий выходной регистр сумматора мантисс целого числа соединен с первым управляющим выходом сумматора мантисс, выход третьего дополнительного регистра сумматора мантисс подключен также к ин30

1837281

29 ф рмационному входу формирователя ном ра прерывания, выход нормализэтора р зультата целых чисел через последоват льно соединенные второй и третий дополн тельные промежуточные регистры 5 и дключены к второму информационному в оду коммутатора результатов целого числ, входные шины текущего индекса команд с итывания и смещения текущего индекса к манды считывания подключены соответ- 10 с венно к первому и второму информационн м входам формирователя адреса с итывания, выход которого через пятый дои лнительный входной регистр соединен с и рвыми адресными входами памяти для 15 х анения тегэ результата и памяти для храи ния результата, к вторым адресным вход м которых подключены выход к ммутатора текущего индекса команды, rl рвый информационный вход которого че- 20 р з последовательно соединенные четвертый, пятый и шестой дополнительные промежуточные регистры соединен с выходом шестого дополнительного входного регистра, вход которого подключен к выходу формирователя адреса записи, первый и второй информационные входы которого подключены к входной шине текущего индекса команд записи и первому управляющему выходу дешифратора кода операций, первый, второй и третий информационные входы памяти для хранения результата соединены соответственно с выходами формирователя результата операций, отношения, нормализатора, результата и компаратора текущего индекса команды, первый управляющий вход памяти для хранения результата соединен с управляющим выходом выходного сумматора порядка, выход памяти для хранения результата подключен к выходной шине разрядов. результата.

1837281

1837261

1837281

i 037281

6Н э-f

Ф/87

И-/

О-4

1Ю

9-f

Составитель B.áåðåsêèí

Техред М.Моргентал

Корректор И Шмакова актор Э.Рожкова

Ре аа 2865 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

3а

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

gg !! !

lg-8 !

ra- ю и J