Устройство последовательно-параллельного обмена

 

Устройство последовательно-параллельного обмена предназначено для организации обмена информацией между электронной вычислительной машиной и периферийными устройствами, и может быть использовано в автоматизированных системах управления и системах сбора данных. Устройство последовательно-параллельного обмена содержит регистр 1 адреса, дешифратор 2 адреса, с первого 3-1 по m-й 3-m регистры выходных данных, первый 4 и второй 5 триггеры, первый 6 и второй 21 элементы ИЛИ, первый 7 и второй 8 элементы И, преобразователь 9 кодов, первый 10, второй 11 и третий 12 элементы задержки, элемент 13 НЕ, блок 14 сопряжения, канал 15 обмена информацией устройства с ЭВМ (на чертеже не показана), первый 16 и второй 28 входы синхронизации устройства, первый 19 и второй 20 повторители, блок 22 элементов ИЛИ, первый 23 и второй 24 шинные формирователи, дешифратор 25 чтения, с первого 26-1 по n-й 26-n регистры входных данных, с первой 27-1 по n-ю 27-n группы информационных входов устройства. В устройстве последовательно-параллельного обмена увеличена скорость передачи информации и расширено адресное пространство. 1 ил.

Изобретение относится к вычислительной технике, в частности к устройствам для обмена информацией между электронной вычислительной машиной (ЭВМ) и периферийными устройствами, и может быть использовано в автоматизированных системах управления и системах сбора данных.

Известна типовая схема микропроцессорной системы на базе микропроцессорного комплекта серии К580 (Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник. / Под ред. В.А. Шахнова, т. 1, М. Радио и связь, 1988, с. 169, 170), содержащая микропроцессор, генератор, системный контроллер, схему управления, селектор адреса устройств ввода-вывода, селектор адреса памяти, постоянную память, оперативную память, первый, второй и третий шинные формирователи, блок ввода-вывода последовательной информации, блок ввода-вывода параллельной информации, первая, вторая и третья группы информационных входов-выходов которого являются группами информационных входов-выходов устройства, четвертая группа информационных входов-выходов соединена с группами информационных входов второго и третьего шинного формирователей, с первыми группами информационных входов-выходов системного контроллера и с группой информационных входов-выходов блока ввода-вывода последовательной информации, группа информационных входов и группа информационных выходов которого образуют канал обмена информацией устройства с другими устройствами (например с ЭВМ), вход синхронизации соединен с первым выходом генератора, вход выборки подключен к первому выходу селектора адреса внешних устройств, а входы управления соединены с входами управления селектора адреса внешних устройств, селектора адреса памяти, постоянной и оперативной памяти, блока ввода-вывода параллельной информации, вход выборки которого подключен к второму выходу селектора адреса устройств ввода-вывода, адресные входы которого подключены к группе информационных выходов первого шинного формирователя, группа информационных выходов которого подключена к адресным входам селектора адреса памяти, постоянной и оперативной памяти, блока ввода-вывода параллельной информации, первая группа информационных входов схемы управления подключена к пульту управления, вторая группа информационных входов подключена ко второй группе информационных выходов системного контроллера, первый выход к входу разрешения генератора, а второй выход к входу управления системного контроллера, вход синхронизации которого соединен с вторым выходом генератора, третий, четвертый, пятый и шестой выходы которого подключены соответственно к входу установки в исходное состояние, к первому и второму входам тактирования и к входу готовности микропроцессора, адресные входы которого подключены к группе информационных входов первого шинного формирователя, информационные входы-выходы к третьей группе информационных входов-выходов системного контроллера, а группа выходов управления к группе входов управления системного контроллера, первый и второй выходы селектора адреса памяти соединены соответственно с входами выборки постоянной и оперативной памяти, группа информационных выходов постоянной памяти с группой информационных входов второго шинного формирователя, а группа информационных входов-выходов оперативной памяти подключена к группе информационных входов-выходов третьего шинного формирователя.

Эта типовая схема позволяет осуществлять последовательно-параллельный обмен информацией под управлением микропроцессора, входящего в ее структуру. Однако реализация такого устройства требует больших аппаратурных затрат при изготовлении, вследствие чего возрастает его сложность и стоимость. Так для наладки устройства необходимо дополнительное оборудование, в частности отладчик микропроцессорной системы. Для оперативного изменения программы последовательности коммутации ввода-вывода информации по различным адресам это техническое решение требует программирования постоянной памяти.

Эти недостатки устранены в известном многоканальном программируемом генераторе импульсов ( авт.св. N 1757085, кл. Н 03 К 3/64, 1992), содержащем блок управления, первый опорный генератор, блок памяти, регистр адреса, дешифратор адреса, первый и второй регистры данных, первые триггер и элемент И, элемент ИЛИ, группа информационных входов первого регистра данных и первая группа информационных входов второго регистра данных соединены, группа выходов регистра адреса подключена к группе адресных входов дешифратора адреса, кроме того многоканальный программируемый генератор импульсов содержит вторые триггер и опорный генератор, преобразователь кодов, блок запуска, N таймеров, первый, второй, третий и четвертый одновибраторы, первый, второй, третий и четвертый элементы НЕ, первый, второй, третий и четвертый элементы ИЛИ-НЕ, элемент И-НЕ, второй элемент И и блок сопряжения, группа информационных входов и группа информационных выходов блока управления соединены соответственно с группами информационных выходов и группой информационных входов блока сопряжения, выход которого подключен к входу приема последовательной информации преобразователя кодов, выход передачи последовательной информации которого соединен с входом блока сопряжения, выход первого опорного генератора подключен к входу тактирования преобразователя кодов, к первому входу элемента ИЛИ и синхровходу первого триггера, вход установки в нулевое состояние которого является шиной начальной установки устройства и соединен с входом первого элемента НЕ, выход которого подключен к входу установки в исходное состояние преобразователя кодов и к первому входу первого элемента ИЛИ-НЕ, выход которого подключен к входу установки в единичное состояние второго триггера, информационный вход которого соединен с первым входом второго элемента И и с инверсным выходом второго триггера, прямой выход которого соединен с первым входом первого элемента И, выход которого соединен с синхровходом первого регистра данных, группа информационных входов которого соединена с группой информационных входов регистра адреса и группой выходов блока памяти, группа входов которого подключена к группе выходов преобразователя кодов, выход сигнала приема данных которого подключена к управляющему входу блока памяти, к информационному входу первого триггера, вход установки в единичное состояние которого соединен с входом установки в нулевое состояние второго триггера и подключен к шине уровня логической единицы устройства, инверсный выход первого триггера соединен с первым входом четвертого элемента ИЛИ-НЕ и вторым входом элемента ИЛИ, выход которого подключен к первым входам второго и третьего элементов ИЛИ-НЕ и входу первого одновибратора, выход которого подключен к входу сброса флага приемника преобразователя кодов, вход загрузки которого подключен к выходу третьего одновибратора, вход которого соединен с выходом второго одновибратора, вход которого подключен к выходу элемента И-НЕ и входам чтения блока запуска и каждого из N таймеров, входы записи которых и вход записи которых и вход записи блока запуска подключены к выходу второго элемента НЕ, вход которого подключен к выходу второго элемента И, к входу четвертого одновибратора и синхровходу второго регистра данных, вход выборки которого подключен к выходу четвертого одновибратора, вторая группа информационных входов и группа выходов второго регистра данных подключена соответственно к группе выходов первого регистра данных и группе входов преобразователя кодов, подключенной к группам входов-выходов блока запуска и каждого из N таймеров, первый и второй адресные входы каждого из N таймеров и блока запуска подключены соответственно к первому и второму младшим разрядам группы выходов регистра адреса, входы выборки блока запуска и каждого из N таймеров подключены соответственно к N+1 входам дешифратора адреса, каждая из N групп выходов запуска блока запуска подключена соответственно к группе входов запуска каждого из N таймеров, N групп выходов которых образуют N выходных шин устройства, входы синхронизации каждого из N таймеров подключены к выходу второго опорного генератора, выход восьмого разряда блока памяти подключен к второму входу второго элемента ИЛИ-НЕ и входу четвертого элемента НЕ, выход которого соединен с вторыми входами третьего и четвертого элементов ИЛИ-НЕ, выход третьего элемента ИЛИ-НЕ подключен к синхровходу регистра адреса и первому входу элемента И-НЕ, второй вход которого соединен с выходом седьмого разряда блока памяти и с вторым входом первого элемента ИЛИ-НЕ, третий вход которого соединен с выходом четвертого элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ соединен с вторыми входами первого и второго элементов И и входом третьего элемента НЕ, выход которого подключен к синхровходу второго триггера.

Однако это устройство имеет низкую скорость передачи информации. Структурная схема устройства не позволяет использовать все восемь бит при пересылках необходимой информации, т.к. два старших разряда задействованы для определения ее характера: адрес или данные, чтение или запись. Восемь разрядов данных могут быть переданы через устройство за три посылки: запись адреса, запись младших и запись старших разрядов данных. Кроме того, на эти два разряда сужается адресное пространство, что ограничивает число линий адресации.

Предлагаемое устройство последовательно-параллельного обмена позволит передавать информацию в большее число выходных линий, то есть расширить адресное пространство и увеличить скорость передачи информации, за счет передачи данных в восемь разрядов за две посылки: запись адреса, запись данных.

Это достигается тем, что в известный многоканальный программируемый генератор импульсов ( авт. св. N 1757085, кл. Н 03 К 3/64, 1992), содержащий регистр адреса, дешифратор адреса, первый и второй регистры выходных данных, первый и второй триггеры, первый элемент ИЛИ, первый и второй элементы И, преобразователь кодов, первый, второй и третий элементы задержки, элемент НЕ, блок сопряжения, группа информационных входов и группа информационных выходов которого образуют канал обмена информацией устройства с ЭВМ, выход блока сопряжения подключен к входу приема последовательной информации преобразователя кодов, выход передачи последовательной информации которого соединен с входом блока сопряжения, вход загрузки буферного регистра передатчика преобразователя кодов подключен к выходу третьего элемента задержки, синхровход первого триггера является первым входом синхронизации устройства и соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к инверсному выходу первого триггера, вход установки в единичное состояние которого подключен к шине уровня логической единицы устройства, первая группа информационных выходов регистра адреса подключена к группе информационных входов дешифратора адреса, группа информационных выходов первого регистра выходных данных является первой группой информационных выходов устройства дополнительно введены первый и второй повторители, второй элемент ИЛИ, блок элементов ИЛИ, с третьего по m-й 3-m регистры выходных данных, где m число адресных линий в группе информационных выходов дешифратора адреса, первый и второй шинные формирователи, дешифратор чтения, с первого по n-й регистры входных данных, где n число адресных линий выходов дешифратора чтения, группы информационных входов с первого по n-й регистров входных данных являются соответственно с первой по n-ю группами информационных входов устройства, а группы информационных выходов подключены к группе информационных входов второго шинного формирователя, группа информационных выходов которого подключена к группе информационных входов преобразователя кодов, а вход разрешения соединен с выходом второго элемента И, с первого по n-й входы которого соединены соответственно с соединенными входами синхронизации и выборки с первого по n-й регистры входных данных и с первого по n-й выходами дешифратора чтения, группа информационных входов которого подключена к второй группе информационных выходов регистра адреса, группа информационных входов которого подключена к группе информационных выходов преобразователя кодов и к группе информационных входов первого шинного формирователя, выход служебного сигнала преобразователя кодов подключен к первым входам первого элемента И, второго элемента ИЛИ и к входу первого повторителя, выход которого соединен с входом разрешения блока элементов ИЛИ, группа информационных входов которого соединена с группой информационных выходов дешифратора адреса, а с первого по m-й выходы подключены соответственно к синхровходам с первого по m-й регистры выходных данных, группы информационных входов которых соединены с группой информационных выходов первого шинного формирователя, вход разрешения которого соединен с выходом первого элемента задержки, вход которого соединен с выходом второго элемента ИЛИ, выход сигнала прием данных преобразователя кодов соединен с информационным входом первого триггера, прямой выход которого соединен с входом установки в нулевое состояние второго триггера, инверсный выход которого соединен с входом установки в нулевое состояние первого триггера вход установки в единичное состояние и информационных вход с шиной уровня логической единицы устройства, а синхровход подключен к выходу первого элемента ИЛИ и соединен с входом сброса флага приемника преобразователя кодов, с входом элемента НЕ, с вторым входом второго элемента ИЛИ и с входом разрешения дешифратора адреса, информационный выход которого подключен к входу третьего элемента задержки и через последовательно соединенные второй повторитель и второй элемент задержки к входу разрешения дешифратора чтения, выход элемента НЕ соединен с вторым входом первого элемента И, выход которого соединен с синхровходом регистра адреса, группы информационных выходов с второго по m-й регистров выходных данных являются соответственно с второй по m-ю группами информационных выходов устройства, а вход синхронизации преобразователя кодов является вторым входом синхронизации устройства.

Наличие указанных признаков, отличающих заявляемое устройство последовательно-параллельного обмена от устройства последовательно параллельного обмена, входящего в структуру многоканального программируемого генератора импульсов (прототипа) доказывает соответствие предлагаемого технического решения критерию "новизна".

Введение указанных элементов и их связей позволяет преобразователю кодов, первому элементу И, первому и второму триггерам, первому элементу И, первому элементу ИЛИ и элементу НЕ записывать все восемь разрядов адреса в регистр адреса или восемь разрядов данных передавать через первый шинный формирователь и регистры выходных данных в группы выходов устройства, а также считывать информацию с регистров входных данных. Введение дешифратора адреса и его связей позволило определять адрес регистров выходных данных и то, что зафиксированный в регистре адреса адрес, относится к группе адресов регистров входных данных. Введение дешифратора чтения и его связей позволило определять адрес регистра входных данных, с которого будет считана информация. Введение первого и второго шинных формирователей и их связей позволило выдавать информацию на их выходы только в необходимые моменты времени с одновременным усилением сигналов для увеличения числа подключаемых к их выходам информационных входов регистров выходных данных. Первый повторитель организует согласование по числу подключаемых линий к выходу служебного сигнала преобразователя кодов. Введение второго повторителя и его связей позволило исключить влияние второго элемента задержки при его выполнении в виде конденсатора на входе третьего элемента задержки. Введение первого, второго и третьего элементов задержки и их связей позволило выполнить согласование временных характеристик устройства.

Таким образом, указанные отличительные признаки являются существенными, т. к. позволяют достигнуть ожидаемого технического результата увеличить скорость обмена информацией и число адресных линий, определяющее число подключаемых регистров входных и выходных данных.

На чертеже приведена функциональная схема устройства последовательно-параллельного обмена.

Устройство последовательно-параллельного обмена содержит регистр 1 адреса, дешифратор 2 адреса, первый 3-1 и второй (на чертеже не показан) регистры выходных данных, первый 4 и второй 5 триггеры, первый элемент 6 ИЛИ, первый 7 и второй 8 элементы И, преобразователь 9 кодов, первый 10, второй 11 и третий 12 элементы задержки, элемент 13 НЕ, блок 14 сопряжения, группа информационных входов и группа информационных выходов которого образуют канал 15 обмена информацией устройства с ЭВМ (на чертеже не показана), выход блока 14 сопряжения подключен к входу приема последовательной информации преобразователя 9 кодов, выход передачи последовательной информации которого соединен с входом блока 14 сопряжения, вход загрузки буферного регистра передатчика (на чертеже не показан) преобразователя 9 кодов подключен к выходу третьего 12 элемента задержки, синхровход первого триггера 4 является первым входом 16 синхронизации устройства и соединен с первым входом первого элемента 6 ИЛИ, второй вход которого подключен к инверсному выходу первого триггера 4, вход установки в единичное состояние которого подключен к шине 17 уровня логической единицы устройства, первая группа информационных выходов регистра 1 адреса подключена к группе информационных входов дешифратора 2 адреса, группа информационных выходов первого регистра 3-1 выходных данных является первой группой 18-1 информационных выходов устройства, кроме того устройство содержит первый 19 и второй 20 повторители, второй элемент 21 ИЛИ, блок 22 элементов ИЛИ, с третьего (на чертеже не показан) по m-й 3-m регистры выходных данных, где m число адресных линий в группе информационных выходов дешифратора 2 адреса, первый 23 и второй 24 шинные формирователи, дешифратор 25 чтения, с первого 26-1 по n-й 26-n регистры входных данных, где n число адресных линий выходов дешифратора 25 чтения, группы информационных входов с первого 26-1 по 26-n регистров входных данных являются соответственно с первой 27-1 по n-ю 27-n группами информационных входов устройства, а группы информационных выходов подключены к группе информационных входов второго шинного формирователя 24, группа информационных выходов которого подключена к группе информационных входов преобразователя 9 кодов, а вход разрешения соединен с выходом второго элемента 8 И, с первого по n-й входы которого соединены соответственно с соединенными входами синхронизации и выборки с первого 26-1 по n-й 26-n регистров входных данных и с первого по n-й выходами дешифратора 25 чтения, группа информационных входов которого подключена к второй группе информационных выходов регистра 1 адреса, группа информационных входов которого подключена к группе информационных выходов преобразователя 9 кодов и к группе информационных входов первого шинного формирователя 23, выход служебного сигнала преобразователя 9 кодов подключен к первым входам первого элемента 7 И, второго элемента 21 ИЛИ и к входу первого повторителя 19, выход которого соединен с входом разрешения блока 22 элементов ИЛИ, группа информационных входов которого соединена с группой информационных выходов дешифратора 2 адреса, а с первого по m-й выходы подключены соответственно к синхровходам с первого 3-1 по m-й 3-m регистров выходных данных, группы информационных входов которых соединены с группой информационных выходов первого шинного формирователя 23, вход разрешения которого соединен с выходом первого элемента 10 задержки, вход которого соединен с выходом второго элемента 21 ИЛИ, выход сигнала прием данных преобразователя 9 кодов соединен с информационным входом первого триггера 4, прямой выход которого соединен с входом установки в нулевое состояние второго триггера 5, инверсный выход которого соединен с входом установки в нулевое состояние первого триггера 4, вход установки в единичное состояние и информационных вход с шиной 17 уровня логической единицы устройства, а синхровход подключен к выходу первого элемента 6 ИЛИ и соединен с входом сброса флага приемника преобразователя 9 кодов, с входом элемента 13 НЕ, с вторым входом второго элемента 21 ИЛИ и с входом разрешения дешифратора 2 адреса, информационных выход которого подключен к входу третьего элемента 12 задержки и через последовательно соединенные второй повторитель 20 и второй элемент 11 задержки к входу разрешения дешифратора 25 чтения, выход элемента 13 НЕ соединен с вторым входом первого элемента 7 И, выход которого соединен с синхровходом регистра 2 адреса, группы информационных выходов со второго (на чертеже не показан) по m-й 3-m регистров выходных данных являются соответственно со второй (на чертеже не показана) по m-ю группами 18-m информационных выходов устройства, а вход синхронизации преобразователя 9 кодов является вторым входом 28 синхронизации устройства.

Преобразователь 9 кодов может быть выполнен на ИМС типа КР581ВА1 (А.Д. Булгаков, В.В. Космодемьянский, А.М. Шалагин. Универсальный асинхронный приемопередатчик КР581ВА1. Электронная промышленность, N 3, 1983, с. 45). Регистр 1 адреса, с первого 3-1 по m-й 3-m регистры выходных данных, с первого 26-1 по n-й 26-n регистры входных данных соответственно могут быть выполнены на базе ИМС К555ИР23, К555ИР22. Дешифратор 2 адреса и дешифратор 25 чтения могут быть типа К555ИД4, К155ИД3 и т.п. Первый 23 и второй 24 шинные формирователи могут быть типа К155ЛП10. Блок 14 сопряжения может быть выполнен так, как это сделано в микро-ЭВМ "Электроника НМС 11100.1". Схема электрическая принципиальная 3.059.051 93 (элементы D33, D1 и их связи с дополнительными необходимыми элементами) при организации связи по каналу ИРПС или на элементах серии К170 при организации связи по RS-232С. К первому 16 и второму 28 входам синхронизации устройства могут быть подключены опорные генераторы, которые можно реализовать так, как это сделано в микро-ЭВМ "Электроника НМС 11100.1". Схема электрическая принципиальная 3.059.051 93. Первый 10 и второй 11 элементы задержки могут быть выполнены на ИМС типа К555АГЗ, либо в виде RC-цепочки, либо в виде одного керамического конденсатора, одним выводом соединенного с выводом (на чертеже не показан) "Общий", а вторым в цепь элемента задержки. Третий элемент 12 задержки может быть выполнен как (авт.св. N 1757085, кл. Н 03 К 3/64, 1992) многоканальный программируемый генератор импульсов, на базе двух последовательно соединенных одновибраторов типа К555АГ3, либо на базе последовательно соединенных элемента НЕ (на чертеже не показан), элемента задержки (на чертеже не показан), выполненного в виде конденсатора или RC-цепи (на чертеже не показаны), аналогично первому 10 и второму 11 элементам задержки и еще одного элемента НЕ (на чертеже не показан). Все остальные элементы могут быть выполнены на ИМС серии К555. Канал 15 обмена информацией устройства с ЭВМ содержит систему связей (линий), определяемых стандартными интерфейсами либо ИРПС, либо RS-232С.

Устройство может быть выполнено каким-либо другим образом с использованием других элементов структурной схемы и их связей. Важнейшим принципом получения требуемого технического результата во всех аналогичных случаях будет использование служебного сигнала для определения назначения передаваемой посылки.

Устройство последовательно-параллельного обмена работает следующим образом.

Управление обменом осуществляет оператор (программа) ЭВМ (на чертеже не показана), например IBM РС через стандартный интерфейс RS-232С или ИРПС. Работа устройства основана на использовании служебных сигналов ("ошибка четности" или "ошибка обмена данными"), формируемых преобразователем 9 кодов и свидетельствующих о том, что формат передаваемого с ЭВМ (на чертеже не показана) слова отличается от формата слова, установленного в приемнике (на чертеже не показан) преобразователя 9 кодов. Причем оператор (программа) преднамеренно осуществляет изменение формата передаваемой с ЭВМ (на чертеже не показана) посылки. При приеме посылки, отличной по формату слова (количеству информационных, стоповых бит, биту четности) от установленного в приемнике (на чертеже не показан) преобразователя 9 кодов, выполненного на интегральной микросхеме (ИМС) типа КР581ВА1, на выходе служебного сигнала "ошибка обмена данными" устанавливается логическая единица, если изменено число информационных или стоповых бит или на выходе служебного сигнала "ошибка четности" устанавливается логическая единица, если сумма по модулю два числа единиц в передаваемой посылке плюс бит четности равна единице.

Далее для удобства рассмотрим работу устройства с использованием служебного сигнала "ошибка четности". В случае использования служебного сигнала "ошибка обмена данными" устройство работает аналогичным образом. Перед началом работы приемник и передатчик (на чертеже не показаны) преобразователя 9 кодов, с помощью перемычек, установленных на соответствующих входах (на чертеже не показаны) преобразователя 9 кодов, и программно приемник ЭВМ (на чертеже не показан) устанавливают в одинаковые режимы работы: по длине слова, контролю четности, числу стоповых бит, скорости передачи информации). Передатчик ЭВМ (на чертеже не показан) устанавливают в такой же режим работы по длине слова, числу стоповых бит, скорости передачи информации. Бит контроля четности изменяют в процессе работы. При работе с использованием служебного сигнала "ошибка обмена данными" меняют либо число стоповых бит, либо длину слова, а бит контроля четности устанавливают постоянным.

Устройство последовательно-параллельного обмена работает в двух режимах: в режиме записи и в режиме чтения информации. Запись информации осуществляют в два этапа: запись адреса и запись информации. При чтении выполняют запись адреса и после окончания записи адреса считывают информацию. При необходимости начальной установки элементов схемы используют соответствующие входы (на чертеже не показаны) преобразователя 9 кодов, с первого 3-1 по m-й 3-m выходных регистров данных и производят начальную установку через вход (на чертеже не показан) начальной установки устройства по включению питания. Во многих конкретных применениях устройства, например, в качестве интерфейсного узла блока программирования ИМС начальная установка не требуется, так как в нем может быть предусмотрена дополнительная коммутация, в частности, включения программирующих напряжений.

При передаче в устройство последовательно-поступательного обмена адреса какого-либо из выходных регистров с первого 3-1 по m-й 3-m в адресной посылке устанавливают программно бит четности, отличный от установленного в приемнике (на чертеже не показан) преобразователя 9 кодов. Адресная посылка с ЭВМ (на чертеже не показана) по каналу (на чертеже не показан) RS-232С или ИРПС поступает в канал обмена 15 информацией устройства и далее через блок 14 сопряжения на вход приема последовательной информации преобразователя 9 кодов. Формат посылки стандартный: стартовый импульс, восемь информационных бит, бит четности, два стоповых бита. Когда данные в преобразователе 9 кодов будут преобразованы в параллельный код и будут перенесены в выходной буферный регистр приемника (на чертеже не показан) преобразователя 9 кодов, сигнал на его выходе "прием данных" переходит из состояния логического нуля в состояние логической единицы. При несовпадении принятой фактической четности с установленной в преобразователе 9 кодов на выходе служебного сигнала "ошибка четности" устанавливается уровень логической единицы. Время установления служебного сигнала "ошибка четности" или "ошибка обмена данными" по отношению к времени установки сигнала на выходе "прием данных" может быть раньше или позднее. Гарантированную запись правильной информации, поступающей с группы информационных выходов преобразователя 9 кодов, обеспечивают выбором опорно частоты F2, поступающей на первый вход синхронизации устройства меньше опорной частоты F1, поступающей на второй вход синхронизации.

После подачи питания на устройство первым положительным фронтом частоты F2 оп. поступающим на первый вход 16 синхронизации устройства и далее на первый вход первого элемента 6 ИЛИ и синхровход первого триггера 4, первый триггер 4 был установлен в нулевое состояние и сигналом логического нуля своего прямого выхода удерживал второй триггер 5 в нулевом состоянии, единичный уровень сигнала инверсного выхода которого поступал на вход установки в нулевое состояние первого триггера и разрешал его работу. При поступлении уровня логической единицы с выхода сигнала "прием данных" на информационный вход первого триггера 4 очередной положительный фронт опорной частоты F2 устанавливает первый триггер 4 в единичное состояние. Уровень логической единицы прямого выхода первого триггера 4, поступающий на вход установки в нулевое состояние второго триггера 5, разрешает его работу, а сигнал инверсного выхода первого триггера 4 разрешает работу первого элемента 6 ИЛИ. Однако первый элемент 6 ИЛИ не переключается, так как на его первый вход поступает уровень логической единицы опорной частоты F2. Затем при изменении уровня логической единицы на первом входе первого элемента 6 ИЛИ в уровень логического нуля, а потом снова в уровень логической единицы, на выходе первого элемента 6 ИЛИ повторяется перепад из логической единицы в уровень логического нуля и снова в уровень логической единицы. При этом положительный перепад импульса на синхровходе второго триггера 5 переключает его в единичное состояние. Уровень логического нуля сигнала, поступающего с инверсного выхода второго триггера 5, поступает на вход установки в нулевое состояние первого триггера 4 и устанавливает его в нулевое состояние. Уровень логического нуля сигнала, поступающего с прямого выхода первого триггера 4 на вход установки в нулевое состояние второго триггера 5, устанавливает его в нулевое состояние, единичный уровень сигнала инверсного выхода которого поступает на вход установки в нулевое состояние первого триггера 4 и разрешает его работу. Перепад из уровня логической единицы в уровень логической единицы на выходе первого элемента 6 ИЛИ поступает также на вход элемента 13 НЕ, на выходе которого формируется соответственно перепад из уровня логического нуля в уровень логической единицы и затем обратно в уровень логического нуля. При этом уровень логической единицы на выходе сигнала "ошибка четности" преобразователя 9 кодов во время действия установленного на выходе элемента 13 НЕ уровня логической единицы повторяется на выходе первого элемента 7 И. Задержка разрешения работы первого элемента 7 И необходима для согласования временных параметров работы внутренних элементов (на чертеже не показаны) преобразователя 9 кодов и момента записи информации, поступающей с его группы информационных выходов в регистр 1 адреса и через первый шинный формирователь 23 на информационные входы выходных регистров данных с первого 3-1 по m-й 3-m. Например, при контроле числа стоповых бит служебный сигнал "ошибка обмена данными" формируется после поступления на вход приема последовательной информации второго стопового бита, при контроле числа информационных бит и бита четности после поступления информационных бит. Далее положительный фронт сигнала, поступающего с выхода первого элемента 7 И, следует на синхровход регистра 1 адреса и осуществляет запись адреса, поступающего с группы информационных выходов преобразователя 9 кодов в группу информационных входов регистра 1 адреса. Уровень логической единицы сигнала "ошибка четности" поступает на первый вход второго элемента 21 ИЛИ и запрещает его работу. Информация с первой группы выходов регистра 1 адреса поступает в группу информационных входов дешифратора 2 адреса и со второй группы выходов в группу информационных входов дешифратора 25 чтения. Кроме того, перепад из уровня логической единицы в уровень логического нуля и затем в уровень логической единицы на выходе первого элемента 6 ИЛИ поступает на вход сброса флага приемника преобразователя 9 кодов, в результате чего устанавливается в уровень логического нуля сигнал на выходе "прием данных", а также на второй вход второго элемента 21 ИЛИ, разрешая его работу и на вход выборки дешифратора 2 адреса, разрешая его выборку. поскольку на первом входе второго элемента 21 ИЛИ установлен уровень логической единицы сигнала "ошибка четности", состояние его выхода не изменяется. Информация с группы информационных выходов дешифратора 2 адреса через блок 22 элементов ИЛИ не поступает, так как на вход разрешения поступает сигнал с выхода служебного сигнала "ошибка четности" уровнем логической единицы через первый повторитель 19 и запрещает его работу.

Если зафиксированная в регистре 1 адреса информация, поступающая с его первой группы информационных выходов в группу информационных входов дешифратора 2 адреса и с второй группы информационных выходов в группу информационных входов дешифратора 25 чтения, является адресом одного из входных регистров с первого 26-1 по n-й 26-n, то на информационном выходе дешифратора 2 адреса при поступлении уровня логического нуля на его вход разрешения вырабатывается уровень логического нуля. Этот сигнал поступает через второй повторитель 20 и второй элемент 11 задержки на вход разрешения дешифратора 25 чтения. На одном из выходов дешифратора 25 чтения вырабатывается уровень логического нуля, который поступает на соответствующий ему вход второго элемента 8 И и на соответствующие синхровход и вход выборки одного из входных регистров с первого 26-1 по n-й 26-n, информация с группы информационных выходов которого поступает в группу информационных входов второго шинного формирователя 24. Так как на входе второго шинного формирователя 24 установлен уровень логического нуля, поступающий с выхода второго элемента 8 И, то информация с группы его информационных выходов поступает в группу информационных входов преобразователя 9 кодов. Кроме того, уровень логического нуля с информационного выхода дешифратора 25 чтения поступает на вход третьего элемента 12 задержки и далее с его выхода на вход загрузки буферного регистра передатчика (на чертеже не показан) преобразователя 9 кодов, при этом происходит загрузка параллельного кода в преобразователь 9 кодов с его группы информационных входов. Когда сигнал на выходе дешифратора 25 чтения, согласно приведенному выше описанию, переходит в состояние логической единицы и через третий элемент 12 задержки поступает на вход загрузки буферного регистра передатчика преобразователя 9 кодов происходит запуск блока синхронизации (на чертеже не показан) преобразователя 9 кодов. При этом на выходе передачи последовательной информации преобразователя 9 кодов поступает посылка в последовательном коде и далее через блок 14 сопряжения в канал 15 обмена информацией устройства. Задержка поступления положительного фронта сигнала, поступающего с выхода дешифратора 2 адреса через второй повторитель 20 и второй элемент 11 задержки на вход разрешения дешифратора 25 чтения необходима для того, чтобы данные, поступающие в группу информационных входов преобразователя 9 кодов, были установлены на время, обеспечивающее их надежную запись. Причем обеспечивается задержка положительного фронта, т.е. перехода сигнала из нулевого уровня в единичный. Этот сигнал в уровне логической единицы запрещает выборку информации с входных регистров с первого 26-1 по n-й 26-n и работу второго шинного формирователя 25. Задержка поступления отрицательного фронта, поступающего с выхода третьего элемента 12 задержки на вход загрузки буферного регистра передатчика (на чертеже не показан) преобразователя 9 кодов необходима для обеспечения синхронизации записи информации в тот момент, когда входная информация гарантированно будет установлена в группе информационных входов преобразователя 9 кодов. Обеспечивается задержка перехода уровня сигнала из единичного в нулевое состояние, т.е. отрицательного фронта.

Если зафиксированная в регистре 1 адреса информация является адресом одного из выходных регистров с первого 3-1 по m-й 3-m, то на информационном выходе дешифратора 2 адреса не вырабатывается перепад из уровня логической единицы в уровень логического нуля и затем в уровень логической единицы. Это означает, что далее будет произведена запись информации по установленному адресу в регистре 1 адреса. Для этого оператор (программа) передает в устройство последовательно-параллельного обмена посылку данных, в которой устанавливают программно бит четности, совпадающий с установленным в преобразователе 9 кодов. Посылка данных с ЭВМ (на чертеже не показана) поступает в канал 15 обмена информацией устройства. Далее, описанным выше способом, вырабатываются сигнал, поступающий на выход "прием данных", сигнал, поступающий на вход "сброс флага приемника" преобразователя 9 кодов, второй вход второго элемента 21 ИЛИ и вход разрешения дешифратора 2 адреса. Сигнал на выходе "ошибка четности" преобразователя 9 кодов остается в уровне логического нуля, запрещая работу первого элемента 7 И и разрешая работу второго элемента 21 ИЛИ и через первый повторитель 19 работу блока 22 элементов ИЛИ. Когда на вход второго элемента 21 ИЛИ поступит уровень логического нуля с выхода первого элемента 6 ИЛИ, на выходе второго элемента 21 ИЛИ и далее через первый элемент 10 задержки на входе разрешения первого шинного формирователя 23 вырабатывается также уровень логического нуля. При этом данные с группы информационных выходов преобразователя 9 кодов поступают в группу информационных входов первого шинного формирователя 23 и далее с его группы информационных выходов в группы информационных входов выходных регистров с первого 3-1 по m-й 3-m. Так как на входы разрешения дешифратора 2 адреса и блока 22 элементов ИЛИ в этот момент поданы разрешающие уровни логического нуля, то установленный на предыдущем этапе работы адрес через блок 22 элементов ИЛИ (в уровень логического нуля может быть установлен один из его выходов) поступает на вход выборки одного из выходных регистров с первого 3-1 по m-й 3-m. При этом информация с его группы информационных входов передается в его группу информационных выходов и далее в одну из групп с первой 18-1 по m-ю 18-m информационных выходов устройства. Входы выборки (на чертеже не показаны) выходных регистров данных с первого 3-1 по m-й 3-m постоянно установлены в разрешающий нулевой уровень. Когда на выход второго элемента 21 ИЛИ поступит уровень логической единицы с выхода первого элемента 6 ИЛИ, он запрещает работу дешифратора 2 адреса, поступая на его вход разрешения, устанавливает все выходы дешифратора 2 адреса в уровни логической единицы, которые поступают через блок 22 элементов ИЛИ на соответствующие входы выборки выходных регистров с первого 3-1 по m-й 3-m. Информация, установленная в группе информационных входов, выбранного по адресу выходного регистра одного из с первого 3-1 по m-й 3-m запоминается в нем до следующего обращения к этому выходному регистру. После этого на выходе первого элемента 10 задержки вырабатывается задержанный положительный фронт импульса, поступающего с выхода второго элемента 21 ИЛИ через первый элемент 10 задержки на вход разрешения первого шинного формирователя 23, и запрещает выдачу информации в группу его информационных выходов. Задержка запрещения работы первого шинного формирователя 23 необходима для обеспечения гарантированной фиксации данных в выходных регистрах с первого 3-1 по m-й 3-m.

В случае, если в момент включения устройства на выходе сигнала "прием данных" преобразователя 9 кодов будет установлен уровень логической единицы, то описанным выше способом, будет произведена либо запись информации по случайному адресу, если будет установлен уровень логической единицы на выходе сигнала "ошибка четности" преобразователя 9 кодов или произведено чтение информации со случайного адреса. При этом посылка будет передана в канал 15 обмена информацией устройства. Оператор (программа), зная о том, что это ложная информация, так как он не посылал в устройство никакого адреса, может ее проигнорировать. Запуск оператор (программа) осуществляет предварительным программированием необходимой установки информации в группах информационных выходов выходных регистров с первого 3-1 по m-й 3-m.

Как видно из описания, такая совокупность признаков обеспечивает достижение требуемого технического результата увеличение скорости передачи информации и расширение адресного пространства.

Положительный эффект от использования предлагаемого устройства последовательно-параллельного обмена по сравнению с прототипом достигается за счет увеличения объема передаваемой информации в равные интервалы времени, а также за счет увеличения числа подключаемых регистров входных и выходных данных.

Формула изобретения

Устройство последовательно-параллельного обмена, содержащее регистр адреса, дешифратор адреса, первый и второй регистры выходных данных, первый и второй триггеры, первый элемент ИЛИ, первый и второй элементы И, преобразователь кодов, первый, второй и третий элементы задержки, элемент НЕ, блок сопряжения, группа информационных входов и группа информационных выходов которого являются соответственно группой входов и группой выходов для обмена информацией устройства с ЭВМ, выход блока сопряжения подключен к входу приема последовательной информации преобразователя кодов, выход передачи последовательной информации которого соединен с входом блока сопряжения, вход загрузки преобразователя кодов подключен к выходу первого элемента задержки, синхровход первого триггера является первым входом синхронизации устройства и соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к инверсному выходу первого триггера, вход установки в единичное состояние которого подключен к шине уровня логической единицы устройства, первая группа информационных выходов регистра адреса подключена к группе информационных входов дешифратора адреса, группа информационных выходов первого регистра выходных данных является первой группой информационных выходов устройства, выход сигнала приема данных преобразователя кодов соединен с информационным входом первого триггера, отличающееся тем, что в устройство дополнительно введены первый и второй повторители, второй элемент ИЛИ, блок элементов ИЛИ, с третьего по m-й регистры выходных данных, где m число адресных линий в группе информационных выходов дешифратора адреса, первый и второй шинные формирователи, дешифратор чтения, с первого по n-ый регистры входных данных, где n число адресных линий выходов дешифратора чтения, группы информационных входов с первого по n-й регистров входных данных являются соответственно с первой по n-ю группами информационных входов устройства, а группы информационных выходов подключены к группе информационных входов первого шинного формирователя, группа информационных выходов которого подключена к группе информационных входов преобразователя кодов, а вход разрешения соединен с выходом второго элемента И, с первого по n-й входы которого соединены с соответствующими выходами дешифратора чтения и с входами синхронизации и выборки соответственно с первого по n-й регистров входных данных, группа информационных входов дешифратора чтения подключена к второй группе информационных выходов регистра адреса, группа информационных входов которого подключена к группе информационных выходов преобразователя кодов и к группе информационных входов второго шинного формирователя, выход служебного сигнала преобразователя кодов подключен к первым входам первого элемента И, второго элемента ИЛИ и к входу первого повторителя, выход которого соединен с входом разрешения блока элементов ИЛИ, группа информационных входов которого соединена с группой информационных выходов дешифратора адреса, а с первого по m-й выходы подключены соответственно к синхровходам с первого по m-й регистров выходных данных, группы информационных входов которых соединены с группой информационных выходов второго шинного формирователя, вход разрешения которого соединен с выходом второго элемента задержки, вход которого соединен с выходом второго элемента ИЛИ, прямой выход первого триггера соединен с входом установки в нулевое состояние второго триггера, инверсный выход которого соединен с входом установки в нулевое состояние первого триггера, вход установки в единичное состояние и информационный вход второго триггера соединены с шиной уровня логической единицы устройства, а синхровход подключен к выходу первого элемента ИЛИ и соединен с входом сброса флага приемника преобразователя кодов, с входом элемента НЕ, с вторым входом второго элемента ИЛИ и с входом разрешения дешифратора адреса, информационный выход которого подключен к входу первого элемента задержки и через последовательно соединенные второй повторитель и третий элемент задержки к входу разрешения дешифратора чтения, выход элемента НЕ соединен с вторым входом первого элемента И, выход которого соединен с синхровходом регистра адреса, группы информационных выходов с второго по m-й регистров выходных данных являются соответственно с второй по m-ю группами информационных выходов устройства, а вход синхронизации преобразователя кодов является вторым входом синхронизации устройства.

РИСУНКИ

Рисунок 1